李溢祺　王仁平

摘要：隨著集成電路產(chǎn)業(yè)的不斷發(fā)展，芯片的功耗日漸成為影響芯片性能的重要因素，設(shè)計合理的電源網(wǎng)絡(luò)是解決芯片功耗問題的關(guān)鍵。本文以采用55 nm工藝的第五代精簡指令集（reduced instruction set computing，RISC-V）處理器芯片為例，提出一種電源網(wǎng)絡(luò)設(shè)計的思路，推導(dǎo)并設(shè)計了電源環(huán)和電源網(wǎng)格的結(jié)構(gòu)、寬度、間距及電源IO的位置、數(shù)目等電源網(wǎng)絡(luò)設(shè)計中的重要參數(shù)，并且在設(shè)計環(huán)節(jié)考慮了電源網(wǎng)絡(luò)的各種常見問題。設(shè)計完成后用signoff階段的驗證工具測試了所設(shè)計電源網(wǎng)絡(luò)的IR drop、電遷移等問題，證明了設(shè)計方法的合理性。

關(guān)鍵詞：電源規(guī)劃;電源完整性分析;電遷移分析;歐姆電壓降;電源軌道分析;RISC-V處理器

中圖分類號：TN492文獻標志碼：A

近年來，隨著芯片制造和半導(dǎo)體產(chǎn)業(yè)的發(fā)展，芯片的集成度越來越高。不斷增大的集成度帶來了歐姆電壓降（ohmic potential drop，IR drop）、電遷移（electromigration effect，EM）以及熱載流子效應(yīng)（hot carrier effect，HEC）等一系列問題[1]。電壓降是芯片內(nèi)部電源線不斷變細，電阻變大，消耗在電源線上的電壓變大產(chǎn)生的現(xiàn)象。電遷移是由于芯片內(nèi)部金屬連接線不斷變細導(dǎo)致金屬線能承受的電流密度上限變小，引起的金屬離子遷移的現(xiàn)象。這些現(xiàn)象在80 nm以下的芯片制程中越來越不可忽視[2]。

設(shè)計一個合理的電源網(wǎng)絡(luò)結(jié)構(gòu)可以很好地解決上述問題。在芯片的電源網(wǎng)絡(luò)設(shè)計領(lǐng)域，國內(nèi)外學(xué)者都進行了相應(yīng)的研究。

在學(xué)術(shù)上，國外主要提出了：基于網(wǎng)絡(luò)劃分的層次分析方法、基于預(yù)優(yōu)共軛梯度的分析方法、基于類多網(wǎng)格技術(shù)的分析方法等;國內(nèi)這方面研究起步較晚，主要集中于對層次分析法和類多網(wǎng)格法等技術(shù)的改進。這些研究都是專注于電源網(wǎng)絡(luò)壓降計算的計算速度和精度方面的提升[3]。

在工程上，國內(nèi)外的研究主要集中于工程實踐和設(shè)計分析流程上的優(yōu)化。一般是通過EDA工具抽取電源網(wǎng)絡(luò)的寄生參數(shù)，建立模型進行分析、計算和驗證，并以此評估所設(shè)計的電源網(wǎng)絡(luò)是否合理[4]。這些研究主要專注于保證設(shè)計的可靠性。工程設(shè)計的周期長短和可靠性很大程度取決于設(shè)計者的設(shè)計經(jīng)驗。由于集成電路的規(guī)模越來越龐大，EDA工具分析電源網(wǎng)絡(luò)所需的時間不斷增加[5]，每一次重新設(shè)計和分析驗證都要花費很大的時間成本，采用一套合理可靠的電源網(wǎng)絡(luò)設(shè)計方法成為了大多數(shù)設(shè)計者的選擇。

本文的芯片采用的是RISC-V指令集架構(gòu)，可以支持二維碼識別等功能。本文從工程的角度入手，主要通過該芯片的版圖設(shè)計來解決電源網(wǎng)絡(luò)設(shè)計常遇到的問題，以及如何在設(shè)計階段就考慮電壓降以及電遷移因素的影響，減少電源網(wǎng)絡(luò)設(shè)計過程中的迭代，縮短芯片整體的設(shè)計周期。

1RISC-V芯片電源網(wǎng)絡(luò)的設(shè)計

電源網(wǎng)絡(luò)通常由電源IO、電源環(huán)、電源網(wǎng)格和電源軌道四個部分組成。電源IO的數(shù)量決定外部提供的總電流的大小，電源環(huán)和電源網(wǎng)格的設(shè)計影響芯片內(nèi)部電壓降的大小，電源軌道為標準單元提供正常工作所需的電壓[6]。電源軌道的參數(shù)一般是廠家預(yù)先定義好的，不需要特別的設(shè)計，所以本文的電源網(wǎng)絡(luò)設(shè)計主要包括電源IO數(shù)目的確定和電源環(huán)、電源網(wǎng)格的設(shè)計兩個部分。本設(shè)計所使用的邏輯綜合和布局布線（place and routing，P&R）工具是synopsys公司的Design Compile和IC Compile。經(jīng)過邏輯綜合后，本設(shè)計包含的物理單元數(shù)量為：標準單元數(shù)20 656個，電源IO 28個，用于存取數(shù)據(jù)的4K*32位的ram模塊2個。

本設(shè)計采用的工藝庫是中芯國際（semiconductor manufacturing international corporation，SMIC）的55 nm的工藝庫，該工藝庫適用的電壓范圍為1.08～1.32 V，溫度范圍為-40～125 ℃，可選的金屬層數(shù)為6～10層，本設(shè)計采用6層金屬的設(shè)計方案。

1.1電源IO數(shù)目的確定

電源IO是專門用于給芯片供電的特殊電源IO。每個電源IO能提供的電流大小是有限的，取決于采用的工藝、電壓以及溫度等因素[7]。只有設(shè)置足夠數(shù)目的電源IO才能保證芯片的正常運行。計算電源IO數(shù)目見公式（1）：

1.2電源環(huán)和電源網(wǎng)格的設(shè)計

要使芯片正常工作，除了電源IO外，還得有合理的內(nèi)部電源網(wǎng)絡(luò)設(shè)計，保證其能連接到每個器件的電源地引腳，讓各個器件都能正常工作。內(nèi)部電源網(wǎng)絡(luò)主要由電源環(huán)和電源網(wǎng)格兩個部分組成。在設(shè)計的過程中應(yīng)該充分考慮各個部分流過的電流大小，設(shè)置合適的電源環(huán)寬度、電源網(wǎng)格的線寬以及間距，使其不超過最大電流密度限制，防止電源線熔斷以及電遷移現(xiàn)象的產(chǎn)生[8]。

1.2.1電源環(huán)設(shè)計

1.2.2電源網(wǎng)絡(luò)設(shè)計

電源網(wǎng)絡(luò)的另一個設(shè)計關(guān)鍵點是電源網(wǎng)格的設(shè)計。電源網(wǎng)格由橫向和縱向的電源條交叉構(gòu)成，可以為標準單元的電源軌道供電，能夠防止芯片內(nèi)部的電壓降過大。電源網(wǎng)格的設(shè)計就是電源條的設(shè)計，主要考慮2個參數(shù)，分別是：電源條的間距Dstrap和電源條的寬度Wstrap。

2.1電源完整性檢查

完整性檢查主要檢查電源網(wǎng)絡(luò)的物理連接是否可靠，一般分析以下幾類問題[10]。

（1）浮空塊和浮空引腳：即沒有和其他電源網(wǎng)絡(luò)連接的單獨的金屬塊或引腳。

（2）懸掛塊和懸掛引腳：只有一邊和其他電源網(wǎng)絡(luò)連接的金屬塊或引腳。

（3）懸掛通孔：只有一邊和其他電源網(wǎng)絡(luò)連接的通孔。

（4）通孔缺失：應(yīng)該打通孔的位置沒有通孔。

（5）金屬斷連和短路：應(yīng)該連接的金屬線中斷或者不該相連的金屬連在了一起。

一般在做完IC Compile流程中的place階段后就可以將版圖導(dǎo)入PrimeRail進行完整性驗證，這樣做可以保證place完后的電源網(wǎng)絡(luò)不會有物理上的問題，也可以減少后面設(shè)計規(guī)則、版圖原理圖功能一致性檢查時的錯誤。在創(chuàng)建完外部電源（taps）后，通過運行“check_supply_net_integrity”命令，即可在PrimeRail中進行該檢查。本設(shè)計在該檢查中存在一些通孔缺失問題，重新連線打孔后通過了該檢查。17C5BFFA-819E-4E5F-A356-A5E399293C51

2.2靜態(tài)和動態(tài)電壓降分析

電壓降是指出現(xiàn)在芯片內(nèi)部電源和地網(wǎng)絡(luò)上電壓下降或升高的一種現(xiàn)象，隨著集成電路產(chǎn)業(yè)工藝的不斷進步，金屬互連線的寬度越來越窄，導(dǎo)致電源網(wǎng)絡(luò)上的電阻值顯著上升，電壓降產(chǎn)生的問題已經(jīng)嚴重影響芯片的正常工作[11]。為此，在設(shè)計芯片之前，一般都要對設(shè)計能容忍的最大電壓降進行限制。本設(shè)計中要求，靜態(tài)電壓降的最大限值不超過電源電壓V_DD的3%。動態(tài)電壓降約為靜態(tài)電壓降的4倍，即不超過V_DD的12%。本設(shè)計中，芯片的電源電壓V_DD為1.2 V，V_SS是地電壓，為0 V。

2.2.1靜態(tài)電壓降分析

靜態(tài)電壓降主要是基于平均功耗分析得來的，得到的是平均電壓降的大小[12]。平均功耗包含內(nèi)部功耗、開關(guān)功耗以及泄露功耗三部分，其中，前兩種功耗占了總功耗的90%。在做靜態(tài)電壓降分析時，本文采用的是Vector Less分析模式，即通過設(shè)置翻轉(zhuǎn)率來計算芯片消耗的功耗大小，翻轉(zhuǎn)率的大小設(shè)置為0.3。這樣做的好處是可以提高效率，減少工具消耗在功耗計算的時間。缺點是計算的準確率會有所下降，所以要求設(shè)計者對所設(shè)計的芯片電路工作的模式和信號跳變情況比較熟悉，設(shè)置合理的翻轉(zhuǎn)率大小。由于靜態(tài)電壓降的計算本身用到的是平均值，只要對翻轉(zhuǎn)率估算得當，計算結(jié)果的偏差可以控制在10%左右，而運行時間可以減少80%。靜態(tài)電壓降分析得到的最大的5個VDD電壓降和VSS電壓升的值如表2所示。

靜態(tài)電壓降的大小是V_DD電壓降和VSS電壓升之和。分析得到V_DD最大電壓降為0.008 32 V，V_SS最大電壓升為0.010 083 V，所以靜態(tài)電壓降為0.018 4 V，小于3%V_DD，符合項目要求。

2.2.2動態(tài)電壓降分析

動態(tài)電壓降分析主要是基于瞬態(tài)功耗分析得來的。在進行動態(tài)功耗分析時，對分析的準確率要求較高，本文采用Vector Based分析模式，即通過使用仿真得到精確的波形文件，全稱為值變轉(zhuǎn)儲文件（Value Change Dump，VCD）。使用VCD提供的翻轉(zhuǎn)數(shù)據(jù)可以計算瞬態(tài)功耗和電壓降。分析得到的瞬態(tài)功耗波形如圖2所示。

圖2中第一個波形DUT波形是整個被測模塊，即芯片整體的功耗波形圖，下面3個波形則是DUT中存在的三個子模塊的功耗波形。由于是取VCD文件中芯片正常工作的時間段進行分析，所以整個功耗波形呈現(xiàn)規(guī)律性起伏。圖2中虛線所在的時刻是功耗最大的時刻（1 157 ns處），峰值功耗為2.182 2 W。該功耗與前述工具分析得出的功耗約有20%的偏差，這是由于工具分析的精度不同，PrimeRail使用的功耗分析模型更為精確。為了避免該誤差，之前設(shè)計電源網(wǎng)絡(luò)時都留有一定的余量。

動態(tài)分析的結(jié)果如圖3所示，顏色越紅（深）的地方表示電壓差越大。

分析得到VSS最大電壓升為0.076 3 V，V_DD最大電壓降為0.063 9 V，所以最大的動態(tài)電壓降為0.140 2 V，小于12%V_DD，符合項目要求。但是最大電壓降的部位與項目的限值相差不大，在實際制造中仍有可能出現(xiàn)違例。降低該部分的電壓降有三種方式：一是在該區(qū)域插入去耦電容單元（decap cell）;二是增大該區(qū)域電源網(wǎng)格的密度;三是調(diào)整電源IO的位置，使其更靠近此區(qū)域。本設(shè)計中只有一對電源IO，所以第三種方法并不適用，所以只嘗試了前兩種方法。

用第一種方法時，要選定范圍，這里選擇了圖3中V_SS和V_DD紅色（深色）區(qū)域重疊的部分，在該區(qū)域插入總電容約為10 pf的decap cell，插入完成后重新進行電源軌道分析，得到的V_SS最大電壓升為0.068 8 V，V_DD最大電壓降為0.057 6 V，動態(tài)電壓降為0.126 4 V，為10.5%V_DD。

第二種方法可以通過調(diào)整電源條的間距來增加區(qū)域電源網(wǎng)格密度，也可以在該區(qū)域額外打幾條電源條。這里將圖3紅色（深色）區(qū)域附近的兩對V_DD、V_SS電源條間距修改為45 μm，然后重新進行布線。經(jīng)過測試得到，總電壓降為0.132 4 V，約為11%V_DD。要注意的是，該調(diào)整也會使區(qū)域之外的電源條間距加大，從而增加其他區(qū)域的電壓降，所以調(diào)整的間距不能過大，一般為20%～30%。

上述的兩種方法各有其適用情況：當設(shè)計周期較長或設(shè)計進入收尾階段時，采用方法一可以快速解決局部電壓降問題，不必再返工延長設(shè)計周期;當電壓降違規(guī)區(qū)域恰好單元密度較大，沒有足夠位置插入decap cell時，采用方法二可以較好地解決問題。

2.3電遷移分析

電遷移是金屬原子在金屬導(dǎo)體中被電子撞擊發(fā)生位移的現(xiàn)象[13]。當通過導(dǎo)體的電流密度大到足以引起金屬原子的位移時，就會發(fā)生這種問題。電遷移會造成金屬線斷路、相鄰金屬線短路等問題。在設(shè)計時，根據(jù)廠家提供的技術(shù)文件中的最大電流密度限制來設(shè)計金屬導(dǎo)線，使得其上的電流密度始終保持在最大限制之下，就可以有效避免該問題。本文使用PrimeRail電遷移分析流程來驗證所設(shè)計的電路的正確性。

本設(shè)計使用的電遷移規(guī)則是.tf文件中記錄的規(guī)則信息，其中記錄了各層金屬以及通孔在不同模式下的最大電流密度限制。取峰值peak模式下的各層金屬和通孔最大電流密度上限，如表3所示。峰值模式檢查動態(tài)情況下，最大電流是否仍在電流密度容限內(nèi)。在PrimeRail中運行“update_em”命令即可進行電遷移檢查。在peak模式下，檢查結(jié)果顯示設(shè)計沒有違例，滿足了設(shè)計可靠性的要求。17C5BFFA-819E-4E5F-A356-A5E399293C51

3結(jié)語

在現(xiàn)在的集成電路設(shè)計中，電源網(wǎng)絡(luò)的設(shè)計已經(jīng)成為非常重要的環(huán)節(jié)。本文通過預(yù)先計算的方式，在設(shè)計電源網(wǎng)絡(luò)之前對IR drop、電遷移等問題進行考慮，計算出電源IO數(shù)量，電源環(huán)和電源條的寬度、間距等參數(shù)，在此基礎(chǔ)上完成了電源網(wǎng)絡(luò)的設(shè)計及整個芯片的版圖;使用PrimeRail作為驗證工具，成功驗證了本設(shè)計電源網(wǎng)絡(luò)的可靠性，并取得了良好的效果，論證了前述計算方法的正確性。參考文獻：

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（責任編輯：于慧梅）

Power Network Design of RISC-V Processor Chip

LI Yiqi， WANG Renping

（College of Physics and Information Engineering， Fuzhou University， Fuzhou 350108， China）Abstract： With the continuous development of integrated circuit industry， chip power consumption has increasingly become an important factor affecting chip performance， and designing a reasonable power network is the key to solve the problem of chip power consumption. Taking RISC-V processor chip with 55 nm process as an example， this paper puts forward an idea of power network design. Firstly， the important parameters in the design of power network， such as the structure and width spacing of power ring and power grid， the location and number of power IO， are deduced and designed， and various common problems of power network are considered in the all phases of the design process. Finally， the IR drop and electromigration of the designed power network are tested with the verification tool of signoff stage， which proves the rationality of the design method.

Key words： power planning; integrity analysis; electromigration analysis; IR drop; power rail analysis; RISC-V processor17C5BFFA-819E-4E5F-A356-A5E399293C51