任智源，楊倫，柴凱中

湖北師范大學(xué)先進(jìn)材料研究院，湖北黃石，074000

0 引言

動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器（dynamic random access memory, DRAM）廣泛應(yīng)用于云服務(wù)器、電腦、手機(jī)等電子設(shè)備，在內(nèi)存計(jì)算領(lǐng)域展現(xiàn)出延遲低、帶寬高、運(yùn)算速度快、集成密度大和生產(chǎn)工藝成熟等特點(diǎn)[1-2]。過(guò)去幾十年中，依靠生產(chǎn)工藝的不斷微縮和集成度的持續(xù)提高，內(nèi)存芯片上存儲(chǔ)單元的數(shù)量呈指數(shù)式增長(zhǎng)?，F(xiàn)在，20nm是業(yè)界比較成熟的節(jié)點(diǎn)，而基于技術(shù)節(jié)點(diǎn)1x（16～19nm）和1y（14～16nm）的產(chǎn)品已在各大DRAM制造商中投入生產(chǎn)。DRAM的進(jìn)一步發(fā)展需要克服10 nm以及更高技術(shù)節(jié)點(diǎn)帶來(lái)的限制，科技創(chuàng)新變得比以往任何時(shí)候都更為關(guān)鍵[3]。目前，三星（Samsung）、美光（Micron）和海力士（SK Hynix）三家主要廠商已經(jīng)發(fā)布了D1z（13～15nm）和D1a（11～13nm）技術(shù)，并應(yīng)用于DDR4、DDR5和LPDDR5產(chǎn)品中。在D1z中，三星采用了EUV光刻技術(shù)，而美光和海力士引入了基于ArF-i的雙圖案技術(shù)（DPT）工藝。預(yù)計(jì)到2030年，這些廠家將推出1δ、0α和0β等制程更小的DRAM[4]。

基于德國(guó)DRAM制造商奇夢(mèng)達(dá)（Qimonda）的技術(shù)和專利，長(zhǎng)鑫存儲(chǔ)（CXMT）在合肥建成一座12英寸晶圓廠，開(kāi)啟了DRAM芯片的研發(fā)之路。2019年9月，長(zhǎng)鑫正式投產(chǎn)8GB DDR4 DRAM模塊，成為中國(guó)第一個(gè)自主研發(fā)DRAM芯片的廠家，并能夠與國(guó)際主流技術(shù)相媲美[5]。目前，長(zhǎng)鑫正在開(kāi)發(fā)D1x和D1y制程的產(chǎn)品。

1 工作原理

典型的DRAM結(jié)構(gòu)單元由1個(gè)場(chǎng)效應(yīng)晶體管和1個(gè)存取電容器（1T-1C）組成，如圖1（a）所示。接入晶體管的柵極端連接到字線（WL），漏極端通過(guò)位線觸點(diǎn)（BLC）連接到位線（BL），另一端通過(guò)存儲(chǔ)節(jié)點(diǎn)（SNC）連接到電容器。將接入晶體管作為開(kāi)關(guān)，可以使電容器存儲(chǔ)正/負(fù)電荷，從而存儲(chǔ)比特?cái)?shù)據(jù)。當(dāng)晶體管關(guān)閉時(shí)，會(huì)向電容器上施加工作偏壓。當(dāng)晶體管被接通時(shí)，存儲(chǔ)的電荷流入位線，產(chǎn)生一個(gè)電位變化，可以被連接到位線的放大器放大和檢測(cè)，實(shí)現(xiàn)存儲(chǔ)器數(shù)據(jù)信息的讀取。

圖1 DRAM結(jié)構(gòu)單元

這種基本結(jié)構(gòu)簡(jiǎn)單小巧，理論上可以無(wú)限擴(kuò)展，但由于實(shí)際中存在多種漏電電流，限制了DRAM的數(shù)據(jù)單元規(guī)模。主要漏電電流源有以下幾個(gè)：①來(lái)自存儲(chǔ)節(jié)點(diǎn)的漏電電流；②接入晶體管中柵極導(dǎo)致的漏電電流；③存儲(chǔ)節(jié)點(diǎn)和位線間截止電流帶來(lái)的漏電電流；④存儲(chǔ)節(jié)點(diǎn)中氧化物和電容器帶來(lái)的漏電電流。所以DRAM電容器上的電荷并不穩(wěn)定，隨著時(shí)間推移會(huì)逐漸失去明確的電荷狀態(tài)，令數(shù)據(jù)無(wú)法永久保留。因此，DRAM被認(rèn)為是易失性存儲(chǔ)器。為了解決這個(gè)問(wèn)題，DRAM的內(nèi)存會(huì)被周期性刷新（根據(jù)JEDEC規(guī)范，典型刷新時(shí)間為64ms），然后讀取內(nèi)存內(nèi)容并將其重新寫(xiě)回。在動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器中，名詞“動(dòng)態(tài)”（Dynamic）就是這個(gè)意思。

2 解決短溝道效應(yīng)

從電學(xué)角度來(lái)看，單元尺寸縮小導(dǎo)致溝道長(zhǎng)度減小，進(jìn)而減小閾值電壓，出現(xiàn)短溝道效應(yīng)，越來(lái)越嚴(yán)重地影響了DRAM的性能。帶來(lái)的問(wèn)題有以下幾點(diǎn)：①漏致勢(shì)壘降低效應(yīng)，在較高漏極電壓下，晶體管的源漏端耗盡層接，電場(chǎng)穿通，降低勢(shì)壘致使閾值電壓下降；②載流子遷移速率逐漸飽和導(dǎo)致漏端飽和電流降低；③強(qiáng)電場(chǎng)下載流子在散射過(guò)程中獲得高能量，成為熱載流子并有可能被捕獲在MOS晶體管的柵極電介質(zhì)中，可以永久改變晶體管的開(kāi)關(guān)特性。

然而DRAM需要較高的ION/IOFF比[3]，其技術(shù)規(guī)格與高性能邏輯器件不同，要求低泄漏率以防止電容器放電、高導(dǎo)通電流以在短時(shí)間內(nèi)完成數(shù)據(jù)讀寫(xiě)。截止電流由于短溝道效應(yīng)而增加，而導(dǎo)通電流則受限于有效寬度而減少。此外，溝道摻雜濃度隨尺寸縮小而增大，電場(chǎng)和漏電電流增加，引起保留時(shí)間減少。

克服短溝道效應(yīng)的一個(gè)簡(jiǎn)單而有效的方法是增加溝道長(zhǎng)度。為了實(shí)現(xiàn)這一目標(biāo)，從平面結(jié)構(gòu)轉(zhuǎn)向了更復(fù)雜的三維結(jié)構(gòu)，未來(lái)可能實(shí)現(xiàn)完全的垂直集成。

（1）平面非對(duì)稱結(jié)構(gòu)：120nm技術(shù)節(jié)點(diǎn)引入的關(guān)鍵創(chuàng)新是不對(duì)稱連接[10]。此時(shí)，接入的晶體管仍是平面型，源極和漏極結(jié)剖面被獨(dú)立優(yōu)化、分級(jí)設(shè)計(jì)，以減少電場(chǎng)，將漏電電流降至最低，增加數(shù)據(jù)保留時(shí)間，抑制短溝道效應(yīng)。

（2）階梯式柵極不對(duì)稱結(jié)構(gòu)（step gated asymmetric cell transistors, STAR）：在利用三維結(jié)構(gòu)向更長(zhǎng)溝道發(fā)展的過(guò)程中，2005年，一種新型的STAR結(jié)構(gòu)被提出[6]。其溝道長(zhǎng)度的增加是通過(guò)將溝道的一半凹陷并形成非對(duì)稱結(jié)構(gòu)來(lái)實(shí)現(xiàn)（如圖2（a）所示）。與傳統(tǒng)平面晶體管相比，STAR表現(xiàn)出了經(jīng)過(guò)明顯改善的電學(xué)特性，如擊穿電壓BVDS、結(jié)泄漏和字線電容（CWL）。

圖2 創(chuàng)新的DRAM結(jié)構(gòu)

（3）凹槽溝道柵晶體管（Recess-Channel-Array-Transistor, RCAT）：RCAT是通過(guò)在刻蝕的Si表面上生成氧化物獲得凹溝道，以增加有效溝道長(zhǎng)度，同時(shí)不影響橫向封裝，如圖2（b）所示。在此基礎(chǔ)上引入球形凹槽溝道陣列晶體管（S-RCAT），進(jìn)一步增加了溝道長(zhǎng)度[7]。

（4）鞍形鰭片晶體管（Saddle Fin, S-Fin）：S-Fin是將鰭式場(chǎng)效應(yīng)晶體管（FinFET）與凹槽溝道陣列晶體管（RCAT）相結(jié)合得到的，如圖2（c）所示）。通過(guò)干法蝕刻技術(shù)簡(jiǎn)單集成，從而獲得更理想的閾值電壓。與RCAT相比，S-Fin顯示出了更優(yōu)秀的電學(xué)性能，改進(jìn)了短溝道效應(yīng)、驅(qū)動(dòng)電流和刷新特性。

（5）全包圍柵（Gate-All-Around, GAA）晶體管：GAA晶體管提供了一個(gè)在柵極下形成的四面通道，而構(gòu)成溝道的納米片在垂直方向上堆疊，如圖2（d）所示。與Fin相比，GAA在同等體積下卻能擁有更大的有效溝道長(zhǎng)度，從而在系統(tǒng)層面上獲得更高的集成度[9]。

3 無(wú)電容結(jié)構(gòu)發(fā)展

對(duì)于10nm和更高級(jí)別的DRAM設(shè)計(jì)，需要從提高性能、減小體積、降低成本三個(gè)方面持續(xù)改進(jìn)，而DRAM單元仍然面臨著諸多難題。

（1）刷新時(shí)間不足：即便是在正常工作期間，由于電容器上的電壓通過(guò)寄生電阻泄漏，DRAM單元也會(huì)定期丟失其信息。這意味著單元格中的數(shù)據(jù)需要平均每64ms刷新一次，未來(lái)目標(biāo)是設(shè)計(jì)刷新時(shí)間更長(zhǎng)的DRAM。

（2）存在破壞性讀取機(jī)制：傳統(tǒng)設(shè)計(jì)中遵循的讀取機(jī)制涉及電容器對(duì)位線的充電。由于尺寸越來(lái)越小，鄰近的單元之間很容易產(chǎn)生電磁干擾，導(dǎo)致電磁耦合效應(yīng)，在讀取數(shù)據(jù)時(shí)有概率丟失數(shù)據(jù)。這意味著如果沒(méi)有某種刷新機(jī)制，將無(wú)法在多個(gè)周期中從單元讀取數(shù)據(jù)，使得架構(gòu)復(fù)雜化。

（3）電容器可靠性低：更小的電容器可存儲(chǔ)的電量更為有限，而漏電電流更高，所以整個(gè)系統(tǒng)需要更頻繁地刷新來(lái)維持?jǐn)?shù)據(jù)的正確性與完整性。如此一來(lái)，存儲(chǔ)系統(tǒng)的性能、功耗與穩(wěn)定性勢(shì)必有所降低[11]。

針對(duì)這些問(wèn)題，DRAM的設(shè)計(jì)前景可分為工藝、材料、電路設(shè)計(jì)等方向，比如對(duì)EUV技術(shù)的大規(guī)模應(yīng)用、柱狀電容器、超薄的高介電常數(shù)材料的研究、Row Hammer效應(yīng)的改善以及無(wú)電容1T DRAM的開(kāi)發(fā)等。為了減少DRAM單元的體積，使集成度進(jìn)一步提升，無(wú)電容結(jié)構(gòu)的DRAM設(shè)計(jì)受到科研人員和產(chǎn)業(yè)界越來(lái)越多的關(guān)注。

圖3（a）展示了含有1個(gè)晶體管的無(wú)電容DRAM（1T-DRAM）單元的工作原理。源極設(shè)置為0V，漏極連接到位線，柵極連接到字線。隨著閾值電壓的變化，DRAM單元通過(guò)檢測(cè)漏極電流，來(lái)分析出多數(shù)載流子（空穴）是否聚集在浮體中。若浮體漏結(jié)上的正向偏壓將多余的空穴掃出體外，閾值電壓變高，單元狀態(tài)可以看作是“0”；另一方面，若浮體中存在多余的空穴，閾值電壓下降，單元狀態(tài)可視為“1”[12]。這樣，在線性電流區(qū)域就可以檢測(cè)到“1”和“0”狀態(tài)之間的漏極電流差，信息就被存儲(chǔ)在浮體中。在刷新間隔期間，1T-DRAM單元能夠?qū)崿F(xiàn)無(wú)損讀取操作，不會(huì)因?yàn)殡婋x碰撞電流而改變空穴的數(shù)量。

圖3 1T-DRAM單元

Jin Park[12]等人采用計(jì)算機(jī)輔助設(shè)計(jì)（TCAD）模擬技術(shù)，模擬設(shè)計(jì)了一種基于晶界多晶硅納米管結(jié)構(gòu)的1T-DRAM，如圖4（b）所示。該DRAM結(jié)構(gòu)單元由外柵極（OG）和內(nèi)柵極（IG）包圍了整個(gè)溝道區(qū)域，能有效地控制溝道和浮體區(qū)的電荷，展示出經(jīng)過(guò)改進(jìn)的電學(xué)性能。內(nèi)柵極有一個(gè)不對(duì)稱結(jié)構(gòu)，帶有一個(gè)underlap（Lunderlap）區(qū)域，以降低間接復(fù)合（Shockley-Read-Hall, SRH）的復(fù)合速率。在1T-DRAM中，寫(xiě)入“1”操作通過(guò)OG和IG之間的帶間隧穿來(lái)執(zhí)行。與傳統(tǒng)的納米線器件相比，OG和IG可以施加不同的電壓，有利于作為存儲(chǔ)器使用。

Duan[13]等人首次提出了一種用于高集成度和長(zhǎng)保留時(shí)間的2T0C DRAM，該器件具有新型的垂直溝道環(huán)繞（CAA）結(jié)構(gòu)，由InGaZnO（IGZO）FET組成，如圖4（c）所示。水平方向上，柵極被柵極絕緣體和IGZO溝道依次包圍。源極和漏極由絕緣層垂直分隔，形成金屬/絕緣體/金屬（MIM）結(jié)構(gòu)，其中下部讀取晶體管的柵極直接連接到上部寫(xiě)入晶體管的源極/漏極。VDS=1V時(shí)的測(cè)試結(jié)果表明，50nm溝道長(zhǎng)度的CAA-IGZO FET實(shí)現(xiàn)了ION＞30μA/μm以及IOFF低于1.8×1017μA/μm。該結(jié)構(gòu)單元的保留時(shí)間長(zhǎng)達(dá)300s，為設(shè)計(jì)超低刷新頻率的低功耗DRAM提供了新的技術(shù)方向。

4 結(jié)語(yǔ)

本文回顧了DRAM的傳統(tǒng)結(jié)構(gòu)，介紹了行業(yè)為解決工藝制程微縮所帶來(lái)的各種各樣的問(wèn)題，特別是針對(duì)短溝道效應(yīng)所提出的各種增加有效溝道長(zhǎng)度、提高結(jié)構(gòu)集成度的方案。值得注意的是，無(wú)電容設(shè)計(jì)中的讀取機(jī)制都比傳統(tǒng)設(shè)計(jì)的讀取機(jī)制更為復(fù)雜。迄今為止，綜合考慮生產(chǎn)工藝、良品率、成本等多方面因素，使用最為廣泛的仍然是傳統(tǒng)的1晶體管1電容器的DRAM單元。