顧 明，常 紅，黃少卿，陳海濤

（1.中科芯集成電路有限公司，江蘇無(wú)錫 214072；2.揚(yáng)州大學(xué)物理科學(xué)與技術(shù)學(xué)院，江蘇揚(yáng)州 225600）

1 引言

隨著集成電路工藝尺寸的縮小，芯片內(nèi)部的時(shí)鐘頻率增大，數(shù)據(jù)傳輸速度也越來(lái)越快，為了保證數(shù)據(jù)傳輸?shù)男盘?hào)完整性，對(duì)信號(hào)上升時(shí)間和下降時(shí)間的要求也越來(lái)越嚴(yán)格[1-4]。以eUSB2.0（Embedded Universal Serial Bus 2.0）為例，在Low Speed和Full Speed模式下，輸出波形的上升和下降時(shí)間必須保證在2~6 ns，意味著輸出驅(qū)動(dòng)電路轉(zhuǎn)化速率（Slew Rate,SR）的設(shè)計(jì)應(yīng)盡量與工藝、電源電壓和溫度（Process,Voltage and Temperature,PVT）弱相關(guān)[5-6]。工藝尺寸縮小的同時(shí)也導(dǎo)致芯片的工作電壓越來(lái)越低，雖然目前CPU的工作電壓已經(jīng)低于1.2 V，但是眾多通信協(xié)議里的標(biāo)準(zhǔn)電平遠(yuǎn)遠(yuǎn)高于CPU工作電壓，比如USB2.0的標(biāo)準(zhǔn)電平為3.3 V，遠(yuǎn)遠(yuǎn)高于CPU電平。為了保證外界和CPU間的良好通訊，設(shè)計(jì)一種具有恒定轉(zhuǎn)換速率的低電壓輸出電路就變得尤為重要。

目前對(duì)輸出波形如何獲得穩(wěn)定的SR已有許多設(shè)計(jì)方案。其中一類方案是對(duì)輸出阻抗進(jìn)行PVT補(bǔ)償，大體上分為模擬補(bǔ)償[7]和數(shù)字補(bǔ)償[7-8]兩種方式。模擬補(bǔ)償?shù)幕竟ぷ髟砭褪峭ㄟ^(guò)采集與輸出阻抗相關(guān)的信號(hào)，利用運(yùn)放與設(shè)定的值進(jìn)行比較，最后反饋調(diào)節(jié)輸出MOS管Gate電壓從而調(diào)節(jié)輸出阻抗，以達(dá)到補(bǔ)償效果。而數(shù)字補(bǔ)償與模擬補(bǔ)償類似，它將運(yùn)放改成比較器，通過(guò)控制輸出MOS的個(gè)數(shù)從而調(diào)節(jié)輸出阻抗，來(lái)達(dá)到補(bǔ)償效果。MALKOV等人對(duì)PVT補(bǔ)償方案的研究做了系統(tǒng)總結(jié)[9]。第二類方案是引入反饋電容和恒流源，SHIN等人引入反饋電容后發(fā)現(xiàn)，反饋使得輸出的SR參數(shù)只與電流大小和反饋電容有關(guān)，而與其他因素?zé)o關(guān)[10]，從而大大減小了PVT和負(fù)載對(duì)SR的影響，提升了輸出的穩(wěn)定性。

本文在SHIN等人提出引入反饋電容電路的基礎(chǔ)上做了進(jìn)一步的改進(jìn)，提出了一種在混合電壓下工作并且能夠提供穩(wěn)定的SR輸出波形的電路結(jié)構(gòu)。

2 電路設(shè)計(jì)與分析

傳統(tǒng)輸出電路結(jié)構(gòu)如圖1所示，通過(guò)調(diào)控預(yù)驅(qū)動(dòng)電路輸出沿口的快慢，調(diào)節(jié)最后驅(qū)動(dòng)電路輸出的上升時(shí)間和下降時(shí)間以調(diào)節(jié)SR，也可以通過(guò)調(diào)控輸出阻抗的大小來(lái)對(duì)SR進(jìn)行調(diào)節(jié)。傳統(tǒng)輸出電路的優(yōu)點(diǎn)是電路結(jié)構(gòu)簡(jiǎn)單，缺點(diǎn)是對(duì)PVT和輸出負(fù)載較為敏感，環(huán)境的變化會(huì)使上升時(shí)間和下降時(shí)間的變化范圍大。

圖1 傳統(tǒng)輸出電路

本文提出的一種新型輸出電路結(jié)構(gòu)如圖2所示，電路包括預(yù)驅(qū)動(dòng)電路、反饋電容和驅(qū)動(dòng)電路3個(gè)部分。

圖2 新型輸出電路結(jié)構(gòu)

當(dāng)輸入IN從高電平跳變到低電平時(shí)，IN經(jīng)過(guò)兩級(jí)反相器分別產(chǎn)生INN和INP信號(hào)，所以INN會(huì)從低電平跳變到高電平，INP會(huì)從高電平跳變到低電平。此時(shí)傳輸門TG0打開(kāi)，TG1關(guān)閉。對(duì)于MN1的預(yù)驅(qū)動(dòng)電路來(lái)說(shuō)，MP3關(guān)閉，MN3打開(kāi)，節(jié)點(diǎn)UP的電平等于GND，MN1關(guān)閉。對(duì)于MN0的預(yù)驅(qū)動(dòng)電路來(lái)說(shuō)，MP2打開(kāi)，MN2關(guān)閉。電流源I0給MN0的柵極電容充電，節(jié)點(diǎn)DW的電平將從0 V開(kāi)始上升。當(dāng)DW達(dá)到MN0的開(kāi)啟電壓VTN時(shí)，MN0開(kāi)啟并處于飽和區(qū)，流過(guò)MN0的電流增大，輸出節(jié)點(diǎn)OUT電平開(kāi)始下降，流過(guò)反饋電容的電流開(kāi)始增加。當(dāng)流過(guò)反饋電容的電流等于電流源I0的電流時(shí)，節(jié)點(diǎn)DW電壓穩(wěn)定在固定電平，使得MN0的灌電流等于電容的電流，此時(shí)輸出節(jié)點(diǎn)OUT電壓以恒定的轉(zhuǎn)換速率下降。根據(jù)電容的電流-電壓公式可得到：

隨著輸出節(jié)點(diǎn)OUT電平的下降，MN0將會(huì)進(jìn)入線性區(qū)，此時(shí)節(jié)點(diǎn)DW電壓脫離固定電平繼續(xù)上升，反饋電容CR上的電流減小，輸出OUT緩慢降低至GND。

假設(shè)下降波形的過(guò)渡階段可以忽略不記，輸出的下降波形的轉(zhuǎn)換速率Sr為：

設(shè)下降時(shí)間定義為輸出波形從0.8Vcc下降到0.2 Vcc所需的時(shí)間Tf，可以推導(dǎo)出下降時(shí)間為：

由此可見(jiàn)，下降波形的轉(zhuǎn)換速率Sr和下降時(shí)間Tf只與電流源的電流大小I0和反饋電容值Cr有關(guān)。

同理當(dāng)輸入IN從低電平跳變到高電平時(shí)，INN會(huì)從高電平跳變到低電平，INP會(huì)從低電平跳變到高電平。傳輸門TG0關(guān)閉，傳輸門TG1打開(kāi)。對(duì)于MN0的預(yù)驅(qū)動(dòng)電路來(lái)說(shuō)，MP2關(guān)閉，MN2打開(kāi)，節(jié)點(diǎn)DW的電平等于GND，所以MN0關(guān)閉。對(duì)于MN1的預(yù)驅(qū)動(dòng)電路來(lái)說(shuō)，MP3打開(kāi)，MN3關(guān)閉，同時(shí)MP1關(guān)閉，MN4打開(kāi)。在電流漏I1的作用下，節(jié)點(diǎn)FB的電平將從3.3 V開(kāi)始下降。當(dāng)FB下降到（3.3－VTP）時(shí)，MP0打開(kāi)，UP電平開(kāi)始上升，因?yàn)楣猜O放大器中的輸入和輸出為同相信號(hào)，所以O(shè)UT電平跟隨UP開(kāi)始上升（在輸出緩沖器中MN1和負(fù)載構(gòu)成了共漏極放大器結(jié)構(gòu)，而OUT和UP分別是共漏極放大器中的輸出和輸入信號(hào)），最終流過(guò)反饋電容的電流開(kāi)始增加。當(dāng)流過(guò)反饋電容的電流等于電流漏I1的電流時(shí)，F(xiàn)B將會(huì)保持在固定的電平，使得MP0相當(dāng)于一個(gè)電流源對(duì)UP節(jié)點(diǎn)進(jìn)行充電，因此節(jié)點(diǎn)UP的電平將以恒定的轉(zhuǎn)換速率上升，而OUT跟隨UP信號(hào)變化，從而OUT也將以恒定的轉(zhuǎn)換速率上升。因此根據(jù)電容的電流-電壓公式可得：

假設(shè)上升波形的過(guò)渡階段可以忽略不記，上升波形的Sr為：

假設(shè)上升時(shí)間定義為輸出波形從0.2Vcc上升到0.8Vcc所需的時(shí)間Tr，上升時(shí)間為：

由此可見(jiàn)，上升波形的轉(zhuǎn)換速率Sr只與電流漏的電流大小I1和反饋電容值Cr有關(guān)。

通過(guò)上面對(duì)電路的分析發(fā)現(xiàn)，輸出波形不管是上升波形還是下降波形，其轉(zhuǎn)換速率僅僅與反饋電容和流過(guò)的電流有關(guān)，與其他因素?zé)o關(guān)，大大地減少了環(huán)境因素和負(fù)載變化對(duì)輸出的影響。

3 仿真與討論

電路關(guān)鍵節(jié)點(diǎn)的Hspice仿真波形如圖3所示，從圖中發(fā)現(xiàn)當(dāng)輸出節(jié)點(diǎn)OUT處于下降沿口時(shí)，此時(shí)DW節(jié)點(diǎn)的電壓處于相對(duì)穩(wěn)定的值，MN0相當(dāng)于電流漏，輸出節(jié)點(diǎn)OUT從高電平向低電平線性下降，所以下降過(guò)程中其SR為固定值。當(dāng)輸出波形處于上升沿口時(shí)，F(xiàn)B節(jié)點(diǎn)的電壓處于相對(duì)穩(wěn)定的值，MP0相當(dāng)于電流源，節(jié)點(diǎn)UP從低到高線性上升，輸出節(jié)點(diǎn)OUT跟隨著UP節(jié)點(diǎn)線性上升，所以上升過(guò)程中其SR也為固定值。由此可見(jiàn)仿真結(jié)果與電路分析相吻合。

圖3 關(guān)鍵節(jié)點(diǎn)的Hspice仿真波形

負(fù)載從20 pF變化到80 pF的Hspice仿真波形如圖4所示，從圖中看到，當(dāng)負(fù)載變化時(shí)，傳統(tǒng)電路輸出波形的上升時(shí)間和下降時(shí)間發(fā)生了明顯變化，而本文提出的電路的上升時(shí)間和下降時(shí)間基本上不會(huì)隨著負(fù)載的變化而變化。

圖4 不同負(fù)載情況下的Hspice仿真波形

負(fù)載變化對(duì)輸出上升/下降時(shí)間的影響如表1所示。負(fù)載從20 pF到80 pF變化時(shí)，傳統(tǒng)電路的上升時(shí)間變化了3.8 ns，變化率為316.7%，而新型電路的上升時(shí)間僅變化了0.6 ns，變化率為27.3%。對(duì)于下降時(shí)間，傳統(tǒng)電路變化了6.4 ns，變化率為290.9%，而新型電路的下降時(shí)間僅變化了1.3 ns，變化率為33.3%。

表1 不同負(fù)載情況下的上升時(shí)間/下降時(shí)間

不同PVT的Hpice仿真波形如圖5所示。從圖中可見(jiàn)，不同PVT情況下，傳統(tǒng)電路輸出波形沿口的變化要遠(yuǎn)遠(yuǎn)大于新型電路輸出波形沿口的變化。

圖5 不同PVT情況下的Hspice仿真波形

PVT變化對(duì)輸出上升/下降時(shí)間的影響如表2所示。TT工藝角（NMOS-Typical Corner&PMOS-Typical Corner）下，傳統(tǒng)電路的上升時(shí)間和下降時(shí)間分別變化了2.4 ns和2.8 ns，而新型電路的上升時(shí)間和下降時(shí)間僅變化了0.8 ns和0.7 ns。SS工藝角（NMOS-Slow Corner&PMOS-Slow Corner）下，傳統(tǒng)電路的上升時(shí)間和下降時(shí)間分別變化了3.0 ns和3.9 ns，而新型電路的上升時(shí)間和下降時(shí)間僅變化了0.8 ns和0.7 ns。FF工藝角（NMOS-Fast Corner&PMOS-Fast Corner）下，傳統(tǒng)電路的上升時(shí)間和下降時(shí)間分別變化了2.0 ns和2.0 ns，而新型電路的上升時(shí)間和下降時(shí)間僅變化了0.8 ns和0.8 ns。在不同PVT情況下，新型輸出緩沖器的上升時(shí)間和下降時(shí)間變化率分別為54.5%和68.3%，而傳統(tǒng)電路的上升時(shí)間和下降時(shí)間變化率分別為200%和131.3%，所以新型輸出緩沖器在不同PVT條件下的性能優(yōu)于傳統(tǒng)電路。

表2 不同PVT情況下的上升時(shí)間/下降時(shí)間變化

4 結(jié)論

通過(guò)Hspice的仿真結(jié)果可以得到，本文所提出的輸出緩沖器電路結(jié)構(gòu)實(shí)現(xiàn)了3.3 V電平轉(zhuǎn)1.8 V電平的低壓輸出。在不同的PVT情況下，輸出的上升時(shí)間和下降時(shí)間僅僅變化了1.2 ns和2.8 ns；在不同負(fù)載的情況下，上升時(shí)間和下降時(shí)間僅僅變化了0.6 ns和1.3 ns。輸出波形沿口的變化完全滿足USB和eUSB接口的規(guī)格書內(nèi)容要求，本文為接口驅(qū)動(dòng)電路的設(shè)計(jì)提供了一個(gè)重要參考實(shí)例。