葉聯華，劉 煦，李云鐸，黃松壘，黃張成

大規(guī)模高幀頻讀出電路高速數據傳輸模型研究

葉聯華1,2,3，劉 煦1,2,3，李云鐸1,2，黃松壘1,2，黃張成1,2

（1. 中國科學院上海技術物理研究所 傳感技術聯合國家重點實驗室，上海 200083；2. 中國科學院上海技術物理研究所 中國科學院紅外成像材料與器件重點實驗室，上海 200083；3. 中國科學院大學，北京 100049）

本文針對大規(guī)模高幀頻讀出電路的數字信號輸出建立了高速數據傳輸模型。首先由集總參數模型得到傳輸電路3dB帶寬及響應時間常數與各器件參數之間的關系，指明了輸出級MOS管的尺寸及傳輸線負載是決定高速時域響應特性的關鍵參數。進一步采用分布參數模型，利用Elmore延時模型更精確地確定了響應時間常數的數學解析式，獲得了可使帶寬最大化的輸出級尺寸的最優(yōu)設計。仿真結果表明，在典型的64×64面陣功耗和面積約束條件下，優(yōu)化后傳輸門和復合邏輯門兩種三態(tài)傳輸電路的輸出3dB帶寬分別可達293MHz和395MHz。

大規(guī)模高幀頻讀出；數據傳輸模型；Elmore延時模型

0 引言

為提升探測視場和空間分辨率，以適應不斷發(fā)展的紅外應用需求，大規(guī)模焦平面探測器應運而生。為了提高實時獲取數據的能力，高幀頻讀出成了不可或缺的設計，從而迅速推高了焦平面對數據傳輸速率的要求。以單光子焦平面為例，大規(guī)模陣列的數據輸出速率要求已達Gbps以上[1-3]。為了實現大規(guī)模陣列的高幀頻讀出，研究人員提出了許多方案，主要聚焦于減少總線輸出的數據量，例如多通道總線輸出、數據壓縮[3-4]、事件驅動讀出架構[5-6]、感興趣區(qū)域讀出[7-8]等。

即便如此，由于幀頻的進一步提高，以及面陣規(guī)模進一步增大，面陣內總線高速數據傳輸仍然面臨著巨大的壓力。由于受讀出電路功耗、版圖面積等的限制，同時受總線寄生電容、與總線相連的器件寄生電容的影響，總線帶寬往往受限。這導致高速數據輸出時信號響應時間常數可能會接近于碼元寬度，因此可能會發(fā)生碼間串擾導致信號畸變、展寬，從而在數據恢復過程中產生誤碼。隨著陣列規(guī)模繼續(xù)增大，寄生電容及寄生電阻也隨之等比例增加，導致輸出帶寬越發(fā)惡劣，因此如何實現數據高速輸出是未來更大規(guī)模高幀頻讀出研究的主要技術障礙之一[8-9]。

為了解決大規(guī)模高幀頻讀出電路高速數據輸出面臨的難題，需要為總線傳輸電路建立精確的帶寬和響應時間常數的分析模型。本文介紹了一種傳輸電路的高速時域響應特性分析模型。

1 傳輸電路結構

由于受像素大小、面陣規(guī)模的限制，總線和隔離器件的寄生電容會導致傳輸帶寬減小，高頻分量在傳輸過程中被丟失，信號翻轉過程變得十分緩慢，數據高速傳輸難以實現。如何提高傳輸電路的高速數據輸出能力是讀出電路設計的難題之一。

其中一個方案是采用驅動能力更強的驅動器?；蛘卟捎玫蛪翰罘謧鬏數燃夹g，這種技術在提高數據傳輸速率方面效果十分明顯。但是，像元中驅動能力更強的驅動器往往消耗更多功耗，這將使得整個陣列功耗大幅上升。而低壓差分傳輸技術往往電路結構較復雜，版圖面積較大，難以集成到讀出電路像素中，加之需要的總線資源也隨之翻倍，并不適用于大規(guī)模高幀頻讀出電路數據讀出。因此，像素高速數據輸出電路必須結構盡量簡單，同時具備能滿足特定數據輸出速率要求的帶寬。

本文中采用了兩種結構簡單的典型三態(tài)電路進行建模分析，一種是基于傳輸門的三態(tài)電路，一種則是基于復合邏輯門的三態(tài)電路，電路結構如圖1。

2 傳輸線集總模型下的帶寬和延時分析

2.1 基于傳輸門的三態(tài)電路

緩沖器由兩級反相器構成，由于信號由第一級反相器輸入到第二級反相器輸入的延時很短，為簡化分析，我們只需研究第二級反相器經傳輸門到達遠端輸出節(jié)點的傳輸延時。在本電路中，反相器作為驅動級，傳輸門作為輸出級。

傳輸門可等效為一個電阻。當輸入切換為低電平時，其集總等效電路如圖2（忽略線電阻，OUT為輸出節(jié)點總寄生電容，由傳輸線寄生電容及傳輸門輸出節(jié)點寄生電容組成）。

根據基爾霍夫電壓電流關系可得到傳輸函數：

圖2 傳輸門結構驅動和輸出級的集總等效電路

式中：OUT＝L＋TG，L為傳輸線寄生電容；TG為傳輸門的寄生電容。因此響應時間常數為：

根據式(2)和(3)，輸出帶寬和響應時間常數主要由ds、L及SW決定。其中ds主要由電流決定。提高電流從而增大ds可以顯著減小響應時間常數、提高輸出帶寬；然而1/ds與SW相當時，繼續(xù)增大充放電電流的作用將不再理想。如圖3是典型設計參數下響應時間常數與充放電電流的關系。

圖3 響應時間常數與充放電電流的關系

在電流不變的情況下，傳輸門導通電阻和輸出節(jié)點總寄生電容成為決定傳輸帶寬的關鍵參數。減小SW通常以增大傳輸門尺寸為代價，但這將會導致傳輸門帶來的寄生電容也成倍增加，因此傳輸門尺寸可能存在一個最優(yōu)值，使得響應時間最小，帶寬最大。

2.2 基于復合邏輯門的三態(tài)電路

與前述分析一樣，對基于復合邏輯門的三態(tài)電路，我們也只對驅動和輸出級進行建模分析，其充電時的等效電路如圖4，其中FET為輸出級MOS對的寄生電容。在本電路中，驅動級和輸出級是一體的，即復合門與總線相連的兩個MOS管。

圖4 復合邏輯門結構驅動和輸出級的集總等效電路

根據基爾霍夫電壓電流關系得到傳輸函數：

其3dB帶寬為：

以P代替1/ds，則響應時間常數為：

式中：PFET為零負載延遲項；PL為負載延遲項。若輸出級尺寸擴大倍（寬擴大倍，長不變），則FET→FET，P→P/，可見尺寸擴大倍零負載延遲項不變，但可使負載延遲項減小倍。當L與FET相當或者L＞FET時，尺寸擴大倍可顯著減小上升下降時間；而當L遠小于FET時，對延遲降低的作用將不明顯。

3 傳輸線分布參數Elmore延時分析

集總模型忽略了傳輸線分布參數效應的影響，在小面陣、傳輸線長度較短時能快速得到較為準確的結果，然而在大面陣、長傳輸線場景中，只能得到定性的結論，因此還需進一步采用分布參數模型進行分析。

3.1 基于傳輸門的三態(tài)電路的延時分析

根據像元數建立傳輸線π(－1)模型，即兩相鄰像元間的傳輸線電阻為line，最外側像元處的傳輸線寄生電容為line/2，其余像元處傳輸線寄生電容為line，則L＝(－1)line，L＝(－1)line。其中L、L分別為傳輸線的電阻和寄生電容。第個像元（1≤≤）輸出的等效樹形結構延時鏈如圖5。

圖5 第i個像元輸出的等效樹形結構RC鏈

圖中S＝1/ds＋SW。以op代替1/ds，根據Elmore延時公式，其響應時間常數如式(7)：

對第1像元（＝1），若忽略傳輸線電阻L，則響應時間常數為P≈SL＝(L＋TG)(op＋SW)，與集總模型傳函分析結論相同。

長金屬傳輸線的寄生電容為L＝S＋P。其中、分別為傳輸線的長度和寬度，S為單位面積對地電容，P為單位長度側壁電容。由探測器陣列規(guī)模以及像元中心距決定。典型的0.18mm CMOS工藝中，metal3的S約為0.0088fF/mm2，P約為0.056fF/mm。當傳輸門尺寸擴大倍，傳輸線寬度擴大倍時，則TG→TG，SW→SW/，L→(L－p)＋p，L→L/，系統(tǒng)的一階時間常數如式(8)所示：

3.2 基于復合邏輯門的三態(tài)電路的延時分析

與前述分析類似，對第個像元（1≤≤）而言，根據Elmore延時公式，其響應時間常數如式(9)：

忽略線電阻L，可得到與集總模型一致的結論。若輸出級尺寸擴大倍（寬擴大倍，長不變），則FET→FET，P→P/，可得出P關于的解析式。P存在最小值，其最小值在：

時取得。＝0時系統(tǒng)的響應時間常數P最小，3dB帶寬最大。對于第1個像元，像元數每增大一倍，由于L、L和均增大一倍，最優(yōu)設計尺寸0將縮小為原來的約0.707倍。

分布模型分析結果表明這種電路結構下設計存在最優(yōu)值，可以使得響應時間常數最小，帶寬最大。最優(yōu)值設計是否值得采用仍然需視具體情況而定，由于輸出級的功耗隨尺寸增大線性增加，當最優(yōu)值對應的尺寸過大時，功耗的大幅增加換來并不明顯的速度提升顯然是不明智的。仿真表明，最優(yōu)值設計下采用這種電路結構速度比采用傳輸門的電路結構提升可達約30%，而且由于最優(yōu)設計尺寸會隨像元數量增加而減小，這種結構更適用于大規(guī)模面陣的數據輸出。

考慮線寬的影響，當驅動級尺寸擴大倍，傳輸線寬度擴大倍時，則FET→FET，P→P/，L→(L－p)＋p，L→L/，系統(tǒng)的一階時間常數如式(11)：

4 仿真結果及分析

式(8)和(11)分別對兩種三態(tài)電路的響應時間常數進行了定量描述，從式中可見，一階時間常數隨的增大而減小，即越靠近右端輸出節(jié)點的像元其輸出帶寬越大。設計時以第1像元的最優(yōu)設計尺寸為準。

4.1 基于傳輸門的三態(tài)電路

為減小高速信號輸出時的占空比失真，反相器和傳輸門均采用電氣對稱設計，典型0.18mm工藝條件下PMOS和NMOS寬長比之比約為2.5。初始設計中反相器和傳輸門均采用最小尺寸電氣對稱設計，即n/n＝220nm/180nm，p/p＝550nm/180nm；傳輸線寬度采用設計規(guī)則允許的最小尺寸（0.28mm）。像元給傳輸電路的面積預算最大能容許的反相器尺寸為p＝25mm。由式(8)可知，式中所有的參數實際上取決于反相器、傳輸門及傳輸線的設計尺寸。

首先考慮傳輸線的影響。如圖6是仿真得到的輸出帶寬隨傳輸線寬度變化的曲線。反相器及傳輸門的尺寸較小時，它們的導通電阻遠大于傳輸線電阻，此時傳輸線寄生電容成為影響輸出帶寬的主要因素，因此帶寬最大值將在傳輸線寬度較小時取到。隨著反相器及傳輸門的尺寸增大，傳輸線電阻的影響逐漸不可忽視，傳輸線寬度的最優(yōu)值逐漸增大。由于傳輸線寄生電容中側壁電容占比非常大，成倍增大金屬線的寬度僅會使電容略微增加，因此帶寬在達到最大值后會隨傳輸線寬度的增加緩慢下降。

圖6 輸出帶寬與傳輸線寬度的關系曲線

由于輸出帶寬在達到最優(yōu)值后下降十分緩慢、最優(yōu)值變化范圍較小，我們取一個設計范圍內最大的最優(yōu)值作為固定尺寸，考慮在傳輸線寬度固定時反相器及傳輸門尺寸對帶寬的影響。圖7是仿真所得不同反相器尺寸下輸出3dB帶寬與傳輸門尺寸的關系曲線。

比較圖7中的不同曲線可發(fā)現，p按照等差變化，而相鄰曲線的間隔隨著p變大而減小。這說明若傳輸門尺寸一定（值一定），反相器尺寸p比較小時，增大p對于增大輸出帶寬效果顯著，而p較大時這種作用不再明顯。這與集總分析結論一致。

圖7 3dB帶寬與傳輸門尺寸的關系曲線

反相器尺寸固定時，輸出帶寬存在著一個最大值。隨著傳輸門尺寸變大，輸出帶寬迅速上升至最高值（293MHz），而后下落。輸出帶寬最大值所對應的傳輸門尺寸最優(yōu)值隨著反相器尺寸的增大而增大。但是相對于反相器尺寸的變化，傳輸門最優(yōu)值的變化幅度比較小，對于反相器尺寸p由5mm增大為25mm，對應傳輸門的p最優(yōu)值僅由3.5mm（＝6.36）增大為7mm（＝12.73）。

圖8 平均電流與傳輸門尺寸的關系曲線

圖8是不同反相器尺寸下平均電流與傳輸門尺寸的關系曲線，輸入為50MHz時鐘信號。比較圖8中不同反相器尺寸下平均電流與傳輸門尺寸的關系曲線，傳輸門尺寸相同時各曲線間相差很小，這說明反相器尺寸增大對于平均功耗的貢獻有限，這是由于功耗主要由動態(tài)功耗組成，傳輸門尺寸一致時總線節(jié)點寄生電容一致，因此功耗相差不大。相對而言，功耗對傳輸門尺寸變化更加敏感，平均電流隨著傳輸門尺寸的增大迅速增加。反相器尺寸增大，功耗略微上升的原因可能是由于中間節(jié)點電容M的增大及電流增大導致的充放電過程中的熱損耗增加。

4.2 基于復合邏輯門的三態(tài)電路

驅動級初始設計尺寸與前述結構中的反相器、傳輸門一致，傳輸線采用最小寬度。如圖9是仿真所得的不同驅動級尺寸下輸出帶寬及平均電流與傳輸線寬度的關系曲線。

圖9 傳輸線寬度對輸出帶寬（a）和平均電流（b）的影響

與傳輸門結構類似，隨著驅動級尺寸的增大，傳輸線寬度的最優(yōu)值也隨之增大，輸出帶寬在最優(yōu)值（395MHz）之后緩慢下降，但是相比而言在本結構中最優(yōu)值的變化范圍要大得多。這是因為少了傳輸門串聯電阻的影響，同一驅動級尺寸下，傳輸線電阻要減小到與驅動級電阻相當，需要更大的寬度。傳輸線寬度較小時，更大的驅動級反而會使帶寬減小，這是由于傳輸線電阻太大，而更大的驅動級會引入更大的電容，使得延時惡化。

傳輸線寬度增大對平均電流的貢獻很小，這是由于對地電容的占比太小，寬度增大帶來的電容增加非常有限，因此平均電流上升緩慢，基本不變。需要注意的是，高頻傳輸時，由于趨膚效應的存在，大寬度金屬線電阻與尺寸的關系將偏離理想曲線?？紤]趨膚效應帶來的阻抗增加的影響，線寬不宜過寬。典型工藝參數下，1GHz時導線寬度不應大于5.2mm，否則會使得趨膚效應較為明顯[10]。

4.3 兩種傳輸電路的比較

如圖10是最優(yōu)設計參數下兩種傳輸電路輸出帶寬隨電流的變化曲線，采用最優(yōu)設計使兩種傳輸電路的3 dB帶寬分別可達293 MHz和395 MHz。圖中TG代表傳輸門結構，TSG代表復合邏輯門結構。對于每條曲線，從最左的點開始，圖示的46個點分別代表驅動級尺寸為＝1, 2, 3, …, 46?？梢姡瑥目v向來看，在同樣的平均電流下，復合邏輯門結構可實現更大的輸出帶寬，而且驅動級尺寸更小。從橫向來看，實現同樣的帶寬，復合邏輯門結構不僅驅動級更小，而且功耗更低。

從電路結構上來說，傳輸門結構僅需8個MOS管，而復合邏輯門結構需12個。因此，在對面積要求十分苛刻且對帶寬要求較低的場合中，傳輸門結構可能更合適。

圖10 最優(yōu)設計下輸出帶寬隨平均電流的變化曲線

5 結論

本文通過傳輸線集總參數模型和傳輸線π(?1)模型下的Elmore延時模型，為大規(guī)模高幀頻讀出電路的兩種典型高速數據傳輸電路建立了帶寬和響應時間常數的分析模型，并在此基礎上找到了對傳輸電路帶寬進行優(yōu)化的設計方法。研究結果表明，采用輸出級及傳輸線的最優(yōu)設計尺寸，可以有效提高輸出帶寬。仿真和計算結果表明，在典型0.18mm CMOS工藝及本文特定的功耗、面積限定條件下，采用最優(yōu)設計使兩種傳輸電路的3dB帶寬分別可達293MHz和395MHz?？傮w而言，復合邏輯門結構的傳輸電路在帶寬和功耗等性能指標上優(yōu)于傳輸門，更適用于大規(guī)模面陣的數據輸出。

本文所建立的傳輸電路帶寬及響應時間常數模型對于數字信號高速傳輸設計具有一定的參考意義。采用本模型進行計算可以直接、快速地獲得相關器件的最優(yōu)設計尺寸，在一定程度上為解決大規(guī)模高幀頻讀出電路數據高速傳輸問題提供了一種方案。

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Research on High-Speed Data Transmission Model of Large-Format High-Frame-Rate Readout Integrated Circuit

YE Lianhua1,2,3，LIU Xu1,2,3，LI Yunduo1,2，HUANG Songlei1,2，HUANG Zhangcheng1,2

(1. State Key Laboratory of Transducer Technology, Shanghai Institute of Technical Physics, Chinese Academy of Sciences, Shanghai 200083, China;2. Key Laboratory of Infrared Imaging Materials and Detectors, Shanghai Institute of Technical Physics, Chinese Academy of Sciences, Shanghai 200083, China;3. University of Chinese Academy of Sciences, Beijing 100049, China)

In this paper, a high-speed data transmission model is presented for the digital signal output of a large-format high-frame-rate readout integrated circuit. We utilize the lumped parameter model to investigate the relationship between 3dB bandwidth, response time, and device parameters. It is indicated that the size of the driver and the load of the transmission bus are the key parameters that determine the high-speed time-domain response characteristics. Furthermore, by using the distributed parameter model and Elmore delay model, the analytic expression for response time is deduced with more accurate values, and the optimal design of the output stage toward maximum bandwidth is obtained. Under the typical constraint condition of layout and power dissipation in a 64×64 array, simulation results show that the output 3dB bandwidth of the transmission gate and composite logic gate can reach 293MHz and 395MHz, respectively.

large-format high-frame-rate readout integrated circuit, data transmission, Elmore delay model

TN402

A

1001-8891(2022)01-0066-07

2020-12-07；

2022-01-08

葉聯華（1995-），男，碩士研究生，主要研究方向為單光子焦平面讀出電路設計。E-mail: yelianhua0219@163.com。

黃張成（1985-），男，副研究員，主要研究方向為光電傳感器專用集成電路設計及高光譜短波紅外探測器研制。E-mail: huangzc@mail.sitp.ac.cn。

上海市自然科學基金（19ZR1465500）。