黃冠標(biāo)，翟鶴峰，趙利剛，洪 潮

（直流輸電技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室（南方電網(wǎng)科學(xué)研究院有限責(zé)任公司），廣州 510663）

高壓直流輸電技術(shù)的不斷發(fā)展與廣泛應(yīng)用使得輸電網(wǎng)呈現(xiàn)出明顯的多區(qū)域交直流互聯(lián)的特點(diǎn)，其結(jié)構(gòu)與運(yùn)行特性發(fā)生了深刻變化[1?2]。輸電網(wǎng)中接入了大量電力電子設(shè)備，與傳統(tǒng)輸電網(wǎng)相比其動(dòng)態(tài)特性更加復(fù)雜，時(shí)間尺度更小，必須依靠有效的仿真方法與工具研究系統(tǒng)動(dòng)態(tài)特征。實(shí)時(shí)仿真采用詳細(xì)的數(shù)學(xué)模型與微秒級(jí)的仿真步長(zhǎng)進(jìn)行瞬時(shí)值仿真，能夠準(zhǔn)確“再現(xiàn)”系統(tǒng)的運(yùn)行狀態(tài)，分析系統(tǒng)的動(dòng)態(tài)特性，并對(duì)實(shí)際物理設(shè)備進(jìn)行在線測(cè)試[3]。然而對(duì)大規(guī)模電力電子元件[4]復(fù)雜動(dòng)態(tài)特性的精準(zhǔn)“復(fù)現(xiàn)”依托于高效的計(jì)算方法與可靠的硬件平臺(tái)，這是實(shí)現(xiàn)高壓直流輸電系統(tǒng)實(shí)時(shí)仿真的重要保證。

近年來，國(guó)內(nèi)外學(xué)者對(duì)高壓直流輸電系統(tǒng)實(shí)時(shí)仿真進(jìn)行了大量的研究。文獻(xiàn)[5]基于中央處理器CPU（central processing unit）構(gòu)建了直流系統(tǒng)的實(shí)時(shí)仿真模型，并與真實(shí)物理直流裝置連接，實(shí)現(xiàn)了硬件在環(huán)HIL（hardware?in?the?loop）仿真；文獻(xiàn)[6]基于HYPERSIM提出了優(yōu)化解耦和子任務(wù)映射方法，對(duì)直流輸電系統(tǒng)進(jìn)行數(shù)模混合仿真建模，并實(shí)現(xiàn)了50 μs仿真步長(zhǎng)下直流系統(tǒng)的實(shí)時(shí)仿真；文獻(xiàn)[7]在全數(shù)字實(shí)時(shí)仿真裝置ADPSS中實(shí)現(xiàn)了高壓直流輸電系統(tǒng)的機(jī)電?電磁混合仿真；文獻(xiàn)[8]針對(duì)高壓直流輸電系統(tǒng)中的換流器模型、輸電線路模型等進(jìn)行數(shù)學(xué)建模，并在數(shù)字實(shí)時(shí)仿真器RTDS中完成了高壓直流輸電系統(tǒng)仿真測(cè)試；文獻(xiàn)[9]設(shè)計(jì)了基于SSN解算器的高壓直流輸電系統(tǒng)仿真模型，并在RT?LAB中實(shí)現(xiàn)了該系統(tǒng)的實(shí)時(shí)仿真。

盡管對(duì)于HVDC系統(tǒng)的實(shí)時(shí)仿真研究已取得了一定進(jìn)展，但開發(fā)步長(zhǎng)更小、精度更高、規(guī)模更大的HVDC實(shí)時(shí)仿真系統(tǒng)仍然面臨以下困難：大量電力電子元件具有高頻開關(guān)特性，對(duì)該類元件的仿真需要較小的仿真步長(zhǎng)；而大量電力電子元件的詳細(xì)建模則加大了仿真規(guī)模，且其控制策略十分復(fù)雜，對(duì)控制器的仿真需要較大的仿真步長(zhǎng)[10]。因此解決多電力電子的高壓直流輸電系統(tǒng)仿真步長(zhǎng)與仿真規(guī)模的沖突，滿足實(shí)時(shí)分析需求，是高壓直流輸電系統(tǒng)實(shí)時(shí)仿真亟待解決的關(guān)鍵問題。FPGA采用分布式存儲(chǔ)結(jié)構(gòu)，具有計(jì)算速度快等優(yōu)勢(shì)，滿足小步長(zhǎng)實(shí)時(shí)仿真的需求，在實(shí)時(shí)仿真器的研究與開發(fā)中表現(xiàn)出巨大的潛力[11]。

本文選用FPGA作為底層計(jì)算硬件，提出了高壓直流系統(tǒng)中各元件的詳細(xì)建模方法，設(shè)計(jì)了基于FPGA的元件模塊，完成了基于FPGA的高壓直流輸電系統(tǒng)的建模，并在平臺(tái)中搭建了CIGRE標(biāo)準(zhǔn)算例與PSCAD/EMTDC仿真結(jié)果對(duì)比，驗(yàn)證了所設(shè)計(jì)的基于FPGA的HVDC實(shí)時(shí)仿真系統(tǒng)的高速性和有效性。

1 HVDC實(shí)時(shí)仿真方法

本文以文獻(xiàn)[12]為參考，將整個(gè)高壓直流輸電系統(tǒng)劃分為電氣與控制系統(tǒng)獨(dú)立求解，其中：電氣系統(tǒng)采用節(jié)點(diǎn)分析法，控制系統(tǒng)采用順序求解法，二者并行計(jì)算，并進(jìn)行實(shí)時(shí)數(shù)據(jù)交互。

1.1 HVDC拓?fù)浣Y(jié)構(gòu)

高壓直流輸電系統(tǒng)按照換流站的換流方式可分為電網(wǎng)換相換流器高壓直流輸電LCC?HVDC（line commutated converter based high voltage direct current）以及電壓源換流器型高壓直流輸電VSC?HVDC（voltage source converter based high voltage direct current）[13]。以LCC?HVDC為例介紹高壓直流輸電系統(tǒng)的拓?fù)浣Y(jié)構(gòu)，如圖1所示。

圖1 LCC-HVDC拓?fù)浣Y(jié)構(gòu)Fig.1 LCC-HVDC topology

LCC?HVDC為單極接地系統(tǒng)，其電氣系統(tǒng)主要包括濾波器、換流變壓器、換流站以及直流線路等。濾波器由RLC元件串并聯(lián)組成，用來消除經(jīng)整流或逆變后的高次諧波和低次諧波；換流站由晶閘管換流橋臂組成，根據(jù)其個(gè)數(shù)可以分為6脈波、12脈波等形式；換流變壓器為三相雙繞組變壓器?？刂葡到y(tǒng)可分為整流器和逆變器的控制兩部分，電氣系統(tǒng)與控制系統(tǒng)之間交互電壓電流以及晶閘管的開通信號(hào)。

1.2 實(shí)時(shí)仿真方法

在實(shí)時(shí)仿真中，HVDC系統(tǒng)的電氣元件由伏安特性方程描述，需對(duì)整個(gè)系統(tǒng)聯(lián)立求解；而控制元件由輸入輸出關(guān)系描述，需對(duì)各元件依次求解。

1）電氣系統(tǒng)求解方法

電氣系統(tǒng)采用節(jié)點(diǎn)法進(jìn)行求解，其求解流程分為3步，以圖2所示的電容支路及其暫態(tài)計(jì)算電路為例具體說明。

圖2 電容支路及其暫態(tài)計(jì)算電路Fig.2 Capacitance branch and its transient calculation circuit

步驟1列出電容元件的伏安特性方程，有

式中：ikm(t)為電容支路流過的電流；vk(t)和vm(t)分別為電容兩端的電壓；C為電容。采用梯形積分法差分，得到差分方程為

式中：Ih(t?Δt)為歷史項(xiàng)電流源的值；vk(t?Δt)和vm(t?Δt)分別為上一時(shí)步的電容兩端電壓；Δt為仿真步長(zhǎng)。式（2）可以看作一個(gè)歷史相電流源和一個(gè)等效計(jì)算電導(dǎo)并聯(lián)形式的等效電路的方程描述。

步驟2聯(lián)立所有電氣元件的差分方程，得到整個(gè)系統(tǒng)的節(jié)點(diǎn)方程，通過求解式（3）的線性方程組得到各節(jié)點(diǎn)的電壓瞬時(shí)值。

式中：G為系統(tǒng)的導(dǎo)納矩陣；u為系統(tǒng)節(jié)點(diǎn)電壓向量；i為系統(tǒng)支路電流向量。

步驟3通過求解的各節(jié)點(diǎn)電壓更新支路電壓和支路電流，并作為下一時(shí)步的初值。

2）控制系統(tǒng)求解方法

控制系統(tǒng)中存在較多的非線性元件，求解規(guī)模大，為保證微妙級(jí)實(shí)時(shí)仿真，本文采取順序求解方法對(duì)控制系統(tǒng)進(jìn)行求解，對(duì)于控制電路中的反饋環(huán)節(jié)，插入一個(gè)步長(zhǎng)延遲進(jìn)行處理。

2 基于FPGA的HVDC系統(tǒng)建模

為保證小步長(zhǎng)下實(shí)時(shí)仿真的精度，需要對(duì)HVDC系統(tǒng)的各元件建立詳細(xì)模型。以HVDC系統(tǒng)中重要的晶閘管、變壓器元件以及控制系統(tǒng)的核心環(huán)節(jié)為例，說明基于FPGA的實(shí)時(shí)仿真建模方法。

2.1 HVDC電氣系統(tǒng)

1）晶閘管建模

對(duì)于電力電子變流裝置建模方法通常分為拓?fù)浣７ê洼敵鼋７╗14?15]，為了描述其內(nèi)部詳細(xì)的電氣信息，需要采用拓?fù)浣７ǖ脑敿?xì)模型對(duì)HVDC系統(tǒng)中的晶閘管模型建模，本文使用ADC法[16]對(duì)晶閘管進(jìn)行建模。該方法可以保證開關(guān)狀態(tài)切換時(shí)系統(tǒng)節(jié)點(diǎn)導(dǎo)納矩陣保持不變，具體方法為：晶閘管導(dǎo)通時(shí)等效為小電感，晶閘管未導(dǎo)通時(shí)等效為小電阻和小電容的串聯(lián)。采用梯形差分法的晶閘管的特性方程為

式中：Gclosed和Gopen分別為晶閘管閉合和斷開時(shí)的導(dǎo)納；Ihclosed(t?Δt)和Ihopen(t?Δt)分別為晶閘管閉合和斷開時(shí)歷史項(xiàng)電流源的值；R、L和C分別為等效的電阻、電感和電容；u(t?Δt)和i(t?Δt)分別為上一時(shí)步晶閘管兩端電壓和流過晶閘管的電流。

將歷史項(xiàng)電流源表達(dá)式寫為通用表達(dá)式，則有

式中，A1和A2為晶閘管閉合和斷開狀態(tài)的系數(shù)。

基于FPGA的晶閘管模塊設(shè)計(jì)如圖3所示。圖3中，RAMcon_sig、RAMstate、RAMV、RAMI、RAMhist分別存儲(chǔ)晶閘管的控制信號(hào)、每時(shí)步的狀態(tài)、電壓、電流以及歷史量。在每一時(shí)步的開始信號(hào)到來后，分別從相應(yīng)的RAM中讀取出控制信號(hào)controlsig、晶閘管上一時(shí)步狀態(tài)statehist、開關(guān)電壓V以及開關(guān)電流I，開關(guān)電壓V經(jīng)過與導(dǎo)通閾值比較后得到晶閘管導(dǎo)通允許信號(hào)Vclose，與控制信號(hào)controlsig以及晶閘管上一時(shí)步狀態(tài)statehist共同判斷晶閘管是否能夠?qū)ǎ▽?dǎo)通條件為有導(dǎo)通信號(hào)且兩端電壓大于導(dǎo)通閾值電壓），得到本時(shí)步晶閘管狀態(tài)state，并與從RAM中讀出的電壓V和電流I求解歷史項(xiàng)電流源histw，將其轉(zhuǎn)化為整個(gè)系統(tǒng)的歷史量Iaug輸出；同時(shí)，將其寫入RAMhist中待第3步更新時(shí)使用。當(dāng)?shù)?步求解完方程組后，第3步更新階段開始，從ROMG中讀出預(yù)存的導(dǎo)納逆矩陣，求解該時(shí)步的節(jié)點(diǎn)電壓V和支路電流I，同時(shí)支路電流I用來判斷晶閘管是否關(guān)斷（若支路電流小于維持電流，則晶閘管關(guān)斷；否則維持導(dǎo)通），并將晶閘管狀態(tài)存入RAMstate待下一時(shí)步求解，如此完成晶閘管一個(gè)時(shí)步求解的全過程。其歷史量求解模塊和更新計(jì)算子模塊的FPGA設(shè)計(jì)分別如圖4和圖5所示。

圖3 基于FPGA的晶閘管模塊設(shè)計(jì)Fig.3 Design of thyristor module based on FPGA

圖4 歷史量求解模塊設(shè)計(jì)Fig.4 Design of solving module for historical quantity

圖5 更新計(jì)算模塊設(shè)計(jì)Fig.5 Design of update calculation module

2）換流變壓器建模

換流變壓器是連接換流橋與交流系統(tǒng)的電力變壓器，為換流橋提供一個(gè)中性點(diǎn)不接地的三相換相電壓，實(shí)現(xiàn)交直流系統(tǒng)的電氣隔離，換流變壓器與換流橋是構(gòu)成換流單元的主體。本文針對(duì)HVDC系統(tǒng)中的換流變壓器模型，設(shè)計(jì)了變壓器更新模塊，如圖6所示。

圖6 基于FPGA的變壓器模塊設(shè)計(jì)Fig.6 Design of transformer module based on FPGA

變壓器并不會(huì)形成歷史項(xiàng)電流，因此只在更新模塊更新支路電流值并輸出，當(dāng)開始信號(hào)到來后，分別從ROMnode1、ROMnode2中讀出一次側(cè)和二次側(cè)的節(jié)點(diǎn)編號(hào)，并與求解得到的節(jié)點(diǎn)電壓一同進(jìn)行更新支路電流I并輸出。

2.2 HVDC控制系統(tǒng)

1）傳遞函數(shù)

在HVDC系統(tǒng)中，一階傳遞函數(shù)是最為常見的，如PI控制環(huán)節(jié)、超前滯后環(huán)節(jié)、積分環(huán)節(jié)等，這里以一階傳遞函數(shù)為例說明其基于FPGA的設(shè)計(jì)方式。一階傳遞函數(shù)的通用表達(dá)式為

式中：Y為輸出信號(hào)；X輸入信號(hào)。將式（7）寫作微分方程，有

對(duì)式（8）使用梯形法，可得差分方程為

其FPGA設(shè)計(jì)如圖7所示。該模塊可以通過3個(gè)乘法單元和2個(gè)加法單元實(shí)現(xiàn)。3個(gè)寄存器分別存儲(chǔ)B1、B2與B3，并分別與輸入值x(t)、上一時(shí)步的輸入值x(t?Δt)以及上一步長(zhǎng)的輸出值y(t?Δt)相乘；3個(gè)乘法器并行執(zhí)行，將其結(jié)果依次相加得到輸出值y(t)，同時(shí)將該時(shí)步的輸如x(t)及輸出y(t)存入相應(yīng)寄存器，以便下一時(shí)步求解。

圖7 基于FPGA的傳遞函數(shù)求解模塊設(shè)計(jì)Fig.7 Design of solving module for transfer function based on FPGA

2）正弦求解模塊

在控制系統(tǒng)如鎖相環(huán)PLL和逆變側(cè)的熄弧角控制環(huán)節(jié)中等，需要用到大量的正弦求解模塊。正弦求解模塊在FPGA中需要占用大量的邏輯資源，若對(duì)每個(gè)變量都單獨(dú)使用一個(gè)正弦求解模塊會(huì)造成資源的大量浪費(fèi)，因此采用流水線的形式對(duì)正弦模塊的求解進(jìn)行設(shè)計(jì)，其FPGA設(shè)計(jì)如圖8所示。

圖8 基于FPGA的正弦求解模塊設(shè)計(jì)Fig.8 Design of sine solving module based on FPGA

對(duì)于多個(gè)并行輸入x1、x2、x3等，通過并行轉(zhuǎn)串行接口，將其存放在同一寄存器中，寄存器的地址段由低到高依次存放x1、x2、x3，形成Xnew。依次選取對(duì)應(yīng)地址段中的數(shù)據(jù)進(jìn)行正弦計(jì)算，每個(gè)數(shù)據(jù)間隔一個(gè)時(shí)鐘周期，當(dāng)最后一個(gè)數(shù)據(jù)完成計(jì)算后再經(jīng)串行轉(zhuǎn)并行接口得到計(jì)算輸出sinx1、sinx2、sinx3。當(dāng)有N個(gè)并行數(shù)據(jù)同時(shí)計(jì)算時(shí)，該方法輸出結(jié)果比并行計(jì)算多使用了（N?1）個(gè)時(shí)鐘周期，但卻節(jié)省了（N?1）個(gè)正弦模塊，在滿足步長(zhǎng)要求的情況下減少了邏輯資源的使用。

（3）熄弧角檢測(cè)模塊

在直流輸電系統(tǒng)中為了防止換相失敗，需要維持熄弧角γ為給定值以保證晶閘管在關(guān)斷后不會(huì)由于其高電位而重新導(dǎo)通，可以通過調(diào)節(jié)逆變器側(cè)的超前觸發(fā)角β進(jìn)行控制[17]，基本原理如圖9所示。

圖9 定熄弧角控制原理Fig.9 Control principle for γ

圖9中熄弧角的測(cè)量值對(duì)于該控制器的精確性有很大影響，本文中針對(duì)FPGA的并行特性設(shè)計(jì)了如圖10所示的熄弧角檢測(cè)模塊。

圖10 基于FPGA的熄弧角檢測(cè)模塊設(shè)計(jì)Fig.10 Design of detection module for γ based on FPGA

圖中RegI、RegV分別存放上一時(shí)步的晶閘管電流和電壓，與本時(shí)步的電流和電壓值經(jīng)過零檢測(cè)后輸出二者由正變負(fù)的時(shí)刻T1、T2，過零檢測(cè)為鎖存器，當(dāng)檢測(cè)到電壓或電流上一時(shí)步為正數(shù)且本時(shí)步為負(fù)數(shù)時(shí)，時(shí)間信號(hào)Time可以輸出，以此記錄過零時(shí)刻。T1、T2的差值ΔT經(jīng)過與2πf相乘轉(zhuǎn)變?yōu)殡娊嵌圈幂敵觥?/p>

3 算例分析

3.1 仿真算例

本文選取CIGRE的標(biāo)準(zhǔn)HVDC算例作為測(cè)試系統(tǒng)，將FPGA仿真結(jié)果與離線軟件PSCAD/EMT?DC進(jìn)行比較，以驗(yàn)證本文設(shè)計(jì)的正確性。

CIGRE HVDC系統(tǒng)的拓?fù)浣Y(jié)構(gòu)如圖11所示，算例是一個(gè)單極500 kV、1 000 MW的高壓直流輸電系統(tǒng)，其整流側(cè)和逆變器側(cè)各經(jīng)12脈波換流器與弱交流系統(tǒng)（額定頻率為50 Hz，短路比為2.5）相連，系統(tǒng)兩側(cè)設(shè)置有阻尼濾波裝置和電容無功補(bǔ)償設(shè)備?？刂撇呗哉鱾?cè)采用恒電流控制，逆變側(cè)采用恒電流控制、低壓限流控制以及熄弧角控制。

圖11 CIGRE HVDC系統(tǒng)拓?fù)浣Y(jié)構(gòu)Fig.11 Topology of CIGRE HVDC system

實(shí)時(shí)仿真平臺(tái)如圖12所示[18]，F(xiàn)PGA實(shí)時(shí)仿真器通過125 MHz的時(shí)鐘驅(qū)動(dòng)，通過通用串行總線與上位機(jī)進(jìn)行數(shù)據(jù)交互，為了滿足仿真精度，采用兩種基本數(shù)制，電氣系統(tǒng)仿真采用了64位雙精度浮點(diǎn)數(shù)與定點(diǎn)數(shù)數(shù)制，控制系統(tǒng)仿真采用32位單精度浮點(diǎn)數(shù)。

圖12 FPGA實(shí)時(shí)仿真平臺(tái)Fig.12 FPGA real-time simulation platform

HVDC系統(tǒng)的規(guī)模如下：系統(tǒng)導(dǎo)納矩陣的維度為104，電源類元件6個(gè)、RLC元件94個(gè)、晶閘管元件24個(gè)、測(cè)量元件23個(gè)、線路元件1個(gè)以及換流變壓器元件4個(gè)。其邏輯資源利用率為87%，專用乘法器利用率為25%，存儲(chǔ)資源利用率為23%。在解算時(shí)間上，電氣系統(tǒng)為3.76 μs，控制系統(tǒng)為4.32 μs，由于控制系統(tǒng)的求解與電氣系統(tǒng)求解過程是并行的，因此實(shí)際解算時(shí)間取控制系統(tǒng)求解時(shí)間與電氣系統(tǒng)求解時(shí)間的最大值，為保證仿真的實(shí)時(shí)性，整個(gè)系統(tǒng)采用5 μs的仿真步長(zhǎng)。

3.2 單相接地故障

對(duì)故障進(jìn)行詳細(xì)動(dòng)態(tài)仿真，從而對(duì)接入系統(tǒng)的實(shí)際保護(hù)裝置進(jìn)行測(cè)試是實(shí)時(shí)仿真的重要應(yīng)用。在本算例中，設(shè)置0.6 s時(shí)HVDC系統(tǒng)逆變側(cè)交流母線A相發(fā)生單相接地故障，0.1 s后故障切除。為了驗(yàn)證仿真結(jié)果的準(zhǔn)確性，將CIGRE HVDC系統(tǒng)與PSCAD/EMTDC中的標(biāo)準(zhǔn)算例進(jìn)行對(duì)比，對(duì)比結(jié)果如圖13所示。

圖13 仿真結(jié)果Fig.13 Simulation results

從圖中可知，F(xiàn)PGA實(shí)時(shí)仿真器的輸出結(jié)果與PSCAD/EMTDC離線仿真結(jié)果基本一致，發(fā)生故障后故障切除恢復(fù)的暫態(tài)特性都保持高度一致，仿真誤差在5%以內(nèi)，從而驗(yàn)證了基于FPGA實(shí)時(shí)仿真器的有效性和準(zhǔn)確性。

4 結(jié)語(yǔ)

基于FPGA的HVDC實(shí)時(shí)仿真器對(duì)系統(tǒng)進(jìn)行詳細(xì)建模，以更小的步長(zhǎng)、更快的速度、更高的精度滿足實(shí)時(shí)仿真的需求，具有良好的發(fā)展前景。本文提出并設(shè)計(jì)了基于FPGA的HVDC實(shí)時(shí)仿真系統(tǒng)，針對(duì)HVDC系統(tǒng)的核心元件晶閘管、換流變壓器等進(jìn)行了詳細(xì)建模與設(shè)計(jì)，并進(jìn)一步針對(duì)控制系統(tǒng)的關(guān)鍵結(jié)構(gòu)進(jìn)行了設(shè)計(jì)，通過仿真搭建了CIGRE HVDC標(biāo)準(zhǔn)算例，驗(yàn)證了基于FPGA實(shí)時(shí)仿真器的數(shù)值精度和平臺(tái)正確性。可為針對(duì)VSC?HVDC系統(tǒng)的實(shí)時(shí)仿真奠定基礎(chǔ)，可以提高HVDC系統(tǒng)的仿真規(guī)模，增強(qiáng)基于FPGA的實(shí)時(shí)仿真器的通用性。