黃 焜，楊 穎

（國(guó)核自儀系統(tǒng)工程有限公司 工程中心，上海 200241）

0 引言

核電廠的安全性至關(guān)重要，任何影響核電運(yùn)行安全的可能風(fēng)險(xiǎn)都應(yīng)消除。為保證核電廠在規(guī)定的運(yùn)行限值和條件下運(yùn)行，及時(shí)查明系統(tǒng)和部件的各種性能下降以及可能導(dǎo)致的不安全工況或者任何不良趨向，要求必須進(jìn)行定期試驗(yàn)。以國(guó)內(nèi)某非能動(dòng)安全型核電機(jī)組為例，設(shè)計(jì)壽命周期60 年，每18 個(gè)月一次反應(yīng)堆保護(hù)系統(tǒng)（以下簡(jiǎn)稱：PMS）定期試驗(yàn)，則壽期內(nèi)共進(jìn)行40 次試驗(yàn)，其中包括PMS 儀表通道校準(zhǔn)、PMS 驅(qū)動(dòng)設(shè)備試驗(yàn)、PMS 響應(yīng)時(shí)間試驗(yàn)等。其中，響應(yīng)時(shí)間測(cè)試是PMS 的預(yù)運(yùn)行試驗(yàn)項(xiàng)目，也是定期試驗(yàn)的重要內(nèi)容，預(yù)運(yùn)行試驗(yàn)需要完成4 個(gè)序列的響應(yīng)時(shí)間測(cè)試，試驗(yàn)工期在30 天左右，定期試驗(yàn)通常安排在停堆換料期間進(jìn)行，試驗(yàn)工期約7 天。

響應(yīng)時(shí)間測(cè)試以往大多采用手動(dòng)測(cè)試方法，通過多功能示波器單點(diǎn)、單回路模擬現(xiàn)場(chǎng)信號(hào)并同步記錄響應(yīng)時(shí)間，該方法測(cè)試效率低、工作量大。隨著近幾年測(cè)試技術(shù)的進(jìn)步，國(guó)外儀控公司相繼成功研發(fā)了基于CPU 的系統(tǒng)級(jí)響應(yīng)時(shí)間測(cè)試裝置，并有效地應(yīng)用于實(shí)際測(cè)試中。該裝置造價(jià)較高并受技術(shù)封鎖，國(guó)外公司僅以租賃方式提供服務(wù)，單臺(tái)設(shè)備單次計(jì)費(fèi)高達(dá)200 萬(wàn)元人民幣，完成機(jī)組壽期內(nèi)定期響應(yīng)時(shí)間測(cè)試預(yù)估耗費(fèi)近8000 萬(wàn)元。因此，研究與開發(fā)具有自主知識(shí)產(chǎn)權(quán)的該套裝置非常必要。

國(guó)核自儀系統(tǒng)工程有限公司研發(fā)的新一代基于FPGA技術(shù)的反應(yīng)堆保護(hù)系統(tǒng)及其平臺(tái)—— “和睿保護(hù)”NuPAC，是全球唯一一家同時(shí)取得美國(guó)核管會(huì)（NRC）及中國(guó)核安全局（HAF601）認(rèn)證產(chǎn)品，為有效保障該系統(tǒng)在國(guó)產(chǎn)化非能動(dòng)核電機(jī)組的安全應(yīng)用，必須開發(fā)一套完全具有自主知識(shí)產(chǎn)權(quán)的響應(yīng)時(shí)間測(cè)試裝置。經(jīng)過大量試驗(yàn)和分析表明，基于FPGA 技術(shù)測(cè)試裝置較基于CPU 技術(shù)測(cè)試裝置響應(yīng)時(shí)間更快，測(cè)試精度由1ms 提高至0.1ms，工作效率更高，測(cè)試費(fèi)用更低，預(yù)期下降70%。鑒于公司在FPGA 芯片集成及開發(fā)應(yīng)用上的經(jīng)驗(yàn)，組織研發(fā)基于FPGA 技術(shù)的PMS 響應(yīng)時(shí)間測(cè)試裝置非常必要，也具有先天優(yōu)勢(shì)。

1 設(shè)計(jì)方案

1.1 PMS響應(yīng)時(shí)間測(cè)試

1.1.1 響應(yīng)時(shí)間測(cè)試目的

驗(yàn)證保護(hù)系統(tǒng)具備技術(shù)規(guī)格書中要求的時(shí)間內(nèi)完成RT/ESFAS 驅(qū)動(dòng)的能力。響應(yīng)時(shí)間測(cè)試使用測(cè)試裝置進(jìn)行測(cè)試，測(cè)試時(shí)需將被測(cè)序列與其他序列、現(xiàn)場(chǎng)就地設(shè)備斷開連接，并與測(cè)試裝置連接。通常在停堆換料期間進(jìn)行，以減小PMS 誤動(dòng)或拒動(dòng)的風(fēng)險(xiǎn)。對(duì)于有超前滯后補(bǔ)償環(huán)節(jié)的參數(shù)，在進(jìn)行響應(yīng)時(shí)間測(cè)試前，需關(guān)閉超前滯后環(huán)節(jié)。

1.1.2 響應(yīng)時(shí)間測(cè)試原理

通過響應(yīng)時(shí)間測(cè)試裝置，模擬現(xiàn)場(chǎng)傳感器信號(hào)輸入和其他序列的狀態(tài)輸入，觸發(fā)被測(cè)序列驅(qū)動(dòng)，并將該驅(qū)動(dòng)信號(hào)輸出至響應(yīng)時(shí)間測(cè)試裝置。響應(yīng)時(shí)間測(cè)試裝置將記錄發(fā)出信號(hào)至收到驅(qū)動(dòng)信號(hào)響應(yīng)的時(shí)間，記錄系統(tǒng)響應(yīng)時(shí)間。

1.2 FPGA技術(shù)

當(dāng)今社會(huì)，信息通信技術(shù)在人類的生活、工作、學(xué)習(xí)、娛樂等多方面起到了極其重要的作用，促進(jìn)了全人類經(jīng)濟(jì)與文化的不斷發(fā)展。其中，F(xiàn)PGA（Field Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列）作為可編程邏輯器件的一種，因具有可即時(shí)編程、重復(fù)編程、可并行執(zhí)行任務(wù)、使用靈活等其他電路沒有的優(yōu)點(diǎn)，在通信、數(shù)據(jù)處理、網(wǎng)絡(luò)、儀器、工業(yè)控制、軍事、航空航天等眾多領(lǐng)域得到了廣泛應(yīng)用，目前已成為實(shí)現(xiàn)數(shù)字系統(tǒng)的主流平臺(tái)之一。

圖1 保護(hù)系統(tǒng)響應(yīng)時(shí)間測(cè)試裝置系統(tǒng)結(jié)構(gòu)圖Fig.1 System structure diagram of protection system response time test device

隨著技術(shù)的進(jìn)步，F(xiàn)PGA 生產(chǎn)成本不斷降低，在密度、性價(jià)比、系統(tǒng)集成能力、可編程性等方面呈現(xiàn)出了明顯優(yōu)勢(shì)。在無(wú)線通信、數(shù)字信號(hào)處理、圖像以及語(yǔ)音處理、計(jì)算機(jī)網(wǎng)絡(luò)等應(yīng)用領(lǐng)域，現(xiàn)存的標(biāo)準(zhǔn)商品化CPU 和DSP 難以滿足軟件數(shù)據(jù)加密算法的速度要求，而且電路中其他大量的工作也占用CPU 與DSP 的資源，利用FPGA 的高度優(yōu)化可編程硬件安全解決方案可以增強(qiáng)系統(tǒng)的并行處理能力，并且能夠達(dá)到所要求的處理性能，利用實(shí)時(shí)性好，板內(nèi)、板間自定義的高速接口，以FPGA 為核心的實(shí)時(shí)信號(hào)處理器的時(shí)鐘延遲可以達(dá)到納秒級(jí)，因此FPGA 非常適合超高速和實(shí)時(shí)信號(hào)處理領(lǐng)域。

本裝置使用的FPGA 卡件具有128 個(gè)通道，采用Kintex-7 系列的新型FPGA，該系列具備大批量光學(xué)有線通信設(shè)備應(yīng)用所需的高性能和低成本優(yōu)化的串行連接性、存儲(chǔ)器和邏輯性能，同時(shí)實(shí)現(xiàn)信號(hào)處理性能、功耗和成本的最佳平衡，100Mhz 的時(shí)鐘具有抖動(dòng)小，同步精度高的特性。

1.3 系統(tǒng)總體結(jié)構(gòu)

保護(hù)系統(tǒng)響應(yīng)時(shí)間測(cè)試裝置（下稱“裝置”）的系統(tǒng)結(jié)構(gòu)如圖1 所示，裝置由兩個(gè)機(jī)柜組成，分別為信號(hào)仿真與采集柜（SAC）和跨序列通訊模擬柜（ICC）。

1.3.1 信號(hào)仿真與采集柜

SAC 功能是用于向PMS 注入仿真的現(xiàn)場(chǎng)信號(hào)及采集PMS 的輸出，并記錄PMS 的響應(yīng)時(shí)間。SAC 中包括一臺(tái)基于PXI 平臺(tái)的測(cè)試機(jī)箱，該機(jī)箱中配置了信號(hào)仿真和采集的相關(guān)卡件，包括電流輸出卡件、電壓輸出卡件、數(shù)字輸入卡件、脈沖輸出卡件、繼電器卡件以及計(jì)時(shí)卡件，這些卡件通過硬接線與被測(cè)PMS 連接，在單序列響應(yīng)時(shí)間精度測(cè)試中模擬現(xiàn)場(chǎng)傳感器信號(hào)以及手動(dòng)開關(guān)信號(hào)注入PMS。基于PXI 機(jī)箱自帶的背板觸發(fā)總線實(shí)現(xiàn)各板卡間微秒級(jí)同步觸發(fā)功能，保證了觸發(fā)信號(hào)的同步性和響應(yīng)時(shí)間的準(zhǔn)確性。

除此之外，SAC 中配置的轉(zhuǎn)接板，完成了信號(hào)由PXI板卡至高密度連接器的轉(zhuǎn)接和調(diào)理工作；不間斷電源模塊可以提供5min 用電時(shí)間，提高測(cè)試裝置的可靠性和穩(wěn)定性。

1.3.2 跨序列通訊模擬柜系統(tǒng)結(jié)構(gòu)

ICC 中包括光電轉(zhuǎn)換器、通訊背板、通訊模塊、處理器、數(shù)字量輸入輸出模塊、連接器和端子等，該機(jī)箱采用與被測(cè)PMS 相同的設(shè)備。ICC 通過光纖與被測(cè)PMS 連接，SAC 與ICC 間使用硬接線連接，SAC 發(fā)送給ICC 的數(shù)字量硬接線信號(hào)作為ICC 的模擬跨序列通訊信號(hào)。因此，該裝置是由位于SAC 的控制器來(lái)控制整套裝置的運(yùn)行的。

ICC 功能是用于仿真跨序列通訊信號(hào)和接收被測(cè)對(duì)象輸出的跨序列通訊數(shù)據(jù)的機(jī)柜，為被測(cè)序列創(chuàng)建測(cè)試環(huán)境以及支持測(cè)試跨序列信號(hào)觸發(fā)保護(hù)動(dòng)作的響應(yīng)時(shí)間。

2 測(cè)試裝置精度測(cè)試

2.1 測(cè)試裝置精度測(cè)量原理

響應(yīng)時(shí)間測(cè)試裝置（以下簡(jiǎn)稱：測(cè)試裝置）基于FPGA 技術(shù)，通過繼電器卡提供一組高低電平信號(hào)，計(jì)時(shí)卡件（PXIe-7822R）與計(jì)量設(shè)備同時(shí)記錄這組高低電平信號(hào)從上升沿到下降沿的時(shí)間。

繼電器卡分別與計(jì)時(shí)卡件以及在校準(zhǔn)有效期內(nèi)計(jì)量設(shè)備示波器連接；確認(rèn)繼電器卡處于低電平斷開狀態(tài)，閉合繼電器通道，繼電器卡回路輸出一個(gè)上升沿信號(hào)，并保持24V 高電平。當(dāng)繼電器卡輸出回路電壓上升至21.6V（24V×90%）時(shí)開始計(jì)時(shí)，測(cè)試裝置計(jì)時(shí)卡件記錄時(shí)間為T1'，同時(shí)計(jì)量設(shè)備記錄時(shí)間為T1''；隨機(jī)等待一段時(shí)間，該段時(shí)間可用軟件控制，應(yīng)在20ms ～2s 之間隨機(jī)選取，并在所有測(cè)量次數(shù)中滿足正態(tài)分布。斷開繼電器通道后，繼電器卡輸出一個(gè)下降沿信號(hào)，并保持0V 低電平，當(dāng)繼電器卡輸出回路電壓下降至2.4V（24V×10%）時(shí)計(jì)時(shí)結(jié)束，計(jì)時(shí)卡件記錄時(shí)間為T2'，計(jì)量設(shè)備記錄時(shí)間為T2''。分別計(jì)算計(jì)時(shí)卡件和計(jì)量設(shè)備測(cè)得的響應(yīng)時(shí)間，計(jì)時(shí)卡測(cè)得的響應(yīng)時(shí)間為ΔT'= T2'-T1'，計(jì)量設(shè)備測(cè)得的響應(yīng)時(shí)間為ΔT''= T2''- T1''，計(jì)量設(shè)備與計(jì)時(shí)卡件記錄的響應(yīng)時(shí)間的差值即為計(jì)時(shí)卡精度δ=|ΔT''-ΔT'|，每個(gè)通道重復(fù)測(cè)量10 次后，計(jì)算每個(gè)通道的最大誤差。原理圖如圖2 所示。

2.2 測(cè)試裝置精度測(cè)量結(jié)果

測(cè)試裝置使用的計(jì)時(shí)卡件具有128 個(gè)獨(dú)立的計(jì)時(shí)通道，這些獨(dú)立的計(jì)時(shí)通道均由計(jì)時(shí)卡中的FPGA 芯片控制。由于FPGA 執(zhí)行的是互不干涉的硬邏輯電路，并且并行運(yùn)行，所以各測(cè)量通道之間相互獨(dú)立互不影響。在測(cè)試小車的設(shè)計(jì)過程中，涉及到118 個(gè)計(jì)時(shí)通道的使用。在測(cè)量系統(tǒng)精度時(shí)，對(duì)118 個(gè)測(cè)量通道進(jìn)行抽樣測(cè)試，抽樣的比例為100%。通過軟件控制，在20ms ～2s 之間隨機(jī)選觸發(fā)時(shí)間，取每個(gè)通道進(jìn)行10 次測(cè)量，共進(jìn)行1180 次測(cè)試，取誤差最大的結(jié)果作為單通道精度，通過實(shí)例化測(cè)試，分析測(cè)試裝置的功能和性能，測(cè)試結(jié)果見表1。

圖2 精度測(cè)試原理圖Fig.2 Schematic diagram of precision test

表1 計(jì)時(shí)卡件各通道最大誤差記錄表Table 1 Record of maximum error of each channel of timing card

圖3 測(cè)試小車各計(jì)時(shí)通道最大誤差統(tǒng)計(jì)圖Fig.3 Statistical chart of maximum error of each timing channel of test car

由數(shù)據(jù)統(tǒng)計(jì)表制作下圖，計(jì)時(shí)通道最大誤差統(tǒng)計(jì)圖如圖3 所示。

由圖3 可知，測(cè)試裝置基于FPGA 技術(shù)，利用FPGA速度快、實(shí)時(shí)性好的特點(diǎn)，系統(tǒng)的并行處理能力增強(qiáng)，實(shí)時(shí)信號(hào)處理器的時(shí)鐘延遲可以達(dá)到納秒級(jí)，測(cè)試裝置測(cè)量精度可達(dá)0.1ms，填補(bǔ)了國(guó)內(nèi)技術(shù)空白。對(duì)比國(guó)內(nèi)外同類產(chǎn)品，基于FPGA 的核安全級(jí)高精度響應(yīng)時(shí)間測(cè)試裝置具有領(lǐng)先的性能，較高的性價(jià)比。

3 結(jié)束語(yǔ)

國(guó)核自儀研發(fā)的PMS 響應(yīng)時(shí)間測(cè)試裝置打破了國(guó)外對(duì)核安全級(jí)高精度儀控響應(yīng)時(shí)間測(cè)試的技術(shù)壟斷，基于FPGA技術(shù)的高精度響應(yīng)時(shí)間測(cè)試裝置的測(cè)量精度可達(dá)0.1ms，計(jì)時(shí)卡件的精度達(dá)納秒級(jí)，達(dá)到國(guó)際領(lǐng)先水平，填補(bǔ)了國(guó)內(nèi)技術(shù)空白?；贔PGA 技術(shù)的高精度響應(yīng)時(shí)間測(cè)試技術(shù)，因具有高速數(shù)字信號(hào)處理的能力，高度實(shí)現(xiàn)系統(tǒng)的實(shí)時(shí)性的特點(diǎn)，在應(yīng)用于大型核電機(jī)組的同時(shí)，還可以推廣至其他核電廠進(jìn)行使用，對(duì)于軌道交通、重型燃機(jī)、航空航天等高可靠性、高實(shí)時(shí)性要求的高端工業(yè)控制領(lǐng)域，故該項(xiàng)技術(shù)仍有良好的應(yīng)用前景。

同時(shí)，該測(cè)試裝置已成功應(yīng)用于非能動(dòng)核電廠PMS 響應(yīng)時(shí)間測(cè)試，該裝置具有測(cè)試過程操作簡(jiǎn)單、測(cè)試速度快、成本低的特點(diǎn)，首次應(yīng)用期間幫助業(yè)主節(jié)省1 天實(shí)驗(yàn)窗口期，取得了良好的測(cè)試測(cè)評(píng)結(jié)果，可替代國(guó)外租賃產(chǎn)品。