郭宇,陳雷,李井源,黃仰博,歐鋼

(國(guó)防科技大學(xué) 電子科學(xué)學(xué)院 導(dǎo)航與時(shí)空技術(shù)工程研究中心,湖南 長(zhǎng)沙 410073)

0 引 言

高精度測(cè)量系統(tǒng)同時(shí)用到了時(shí)間基準(zhǔn)(秒脈沖信號(hào))和高速率采樣時(shí)鐘(fs)信號(hào),在時(shí)頻信號(hào)數(shù)字處理部分,是通過(guò)輸入高速率采樣時(shí)鐘(fs)對(duì)輸入秒脈沖信號(hào)進(jìn)行采樣來(lái)實(shí)現(xiàn)接收終端的本地時(shí)間與時(shí)頻系統(tǒng)的時(shí)間同步[1].隨著衛(wèi)星導(dǎo)航系統(tǒng)的發(fā)展,衛(wèi)星導(dǎo)航系統(tǒng)對(duì)于同步精度的要求達(dá)到了亞納秒級(jí)[2]. 時(shí)鐘是整個(gè)電路最重要、最特殊的信號(hào),系統(tǒng)內(nèi)大部分器件的動(dòng)作都是在時(shí)鐘的跳變沿上進(jìn)行. 這就要求時(shí)鐘信號(hào)延時(shí)差要非常小,否則就可能造成時(shí)序邏輯狀態(tài)出錯(cuò);因而明確現(xiàn)場(chǎng)可編程門陣列(FPGA)中決定系統(tǒng)時(shí)鐘的因素,盡量保持較小時(shí)鐘的延時(shí)對(duì)保證設(shè)計(jì)的穩(wěn)定性有非常重要的意義.

數(shù)據(jù)穩(wěn)定傳輸必須滿足建立和保持時(shí)間的要求[3]. 由于在接收終端的輸入端,沒(méi)有對(duì)高速率采樣時(shí)鐘(fs)和秒脈沖信號(hào)之間的相位關(guān)系進(jìn)行約束,因此會(huì)存在高速率采樣時(shí)鐘(fs)對(duì)秒脈沖信號(hào)的采樣,不滿足建立時(shí)間和保持時(shí)間的要求,從而引起本地時(shí)間與時(shí)頻系統(tǒng)的時(shí)間關(guān)系發(fā)生跳變,最終導(dǎo)致接收機(jī)偽距的跳變.

陳雷等[4]提出的基于四分之一系統(tǒng)時(shí)鐘的系統(tǒng)時(shí)鐘與時(shí)間參考相位模糊度解方法將輸入采樣時(shí)鐘進(jìn)行4分頻,將采樣時(shí)鐘分成四個(gè)區(qū)間;然后再對(duì)輸入采樣時(shí)鐘進(jìn)行2倍頻模擬輸入采樣時(shí)鐘上升沿采樣,同時(shí)將2倍頻采樣信號(hào)反相處理得到2倍頻反相信號(hào)模擬采樣時(shí)鐘下降沿采樣,在將輸入秒脈沖信號(hào)在該2倍頻采樣信號(hào)下進(jìn)行相位跳變檢測(cè),從而檢測(cè)到輸入秒脈沖信號(hào)在四分頻的相位區(qū)間,從而實(shí)現(xiàn)相位校準(zhǔn). 但是該方法存在設(shè)計(jì)復(fù)雜,輸入采樣時(shí)鐘頻率低,校準(zhǔn)精度低的問(wèn)題,無(wú)法滿足高精度測(cè)量系統(tǒng)的時(shí)間基準(zhǔn)確定和相位校準(zhǔn)需求.

采樣時(shí)鐘與時(shí)間基準(zhǔn)之間的相位差值可以轉(zhuǎn)換為采樣時(shí)鐘上升沿與時(shí)間基準(zhǔn)上升沿之間的時(shí)間間隔,其高精度相位校準(zhǔn)方法就是高分辨率時(shí)間間隔測(cè)量方法,主要有直接計(jì)數(shù)法[5]、模擬內(nèi)插法、游標(biāo)法[6]和延遲線法[7]. 同時(shí)用FPGA實(shí)現(xiàn)的高精度時(shí)間間隔測(cè)量方法具有全數(shù)字化測(cè)量、高集成度、易于升級(jí)更新、可擴(kuò)展性、空前的靈活性的優(yōu)勢(shì)[8]．

在各種電子儀器和通信系統(tǒng)設(shè)計(jì)中,為配合某種功能需要,常需要使用延遲元件,使信號(hào)通過(guò)延遲網(wǎng)絡(luò)之后,能達(dá)到把信號(hào)延遲一段特定時(shí)間的目的,該類元件稱為延遲線;輸入信號(hào)經(jīng)過(guò)一段時(shí)間后才出現(xiàn)在輸出端,這段時(shí)間稱為延遲時(shí)間[9]．

目前,鎖相環(huán)(PLL)技術(shù)在眾多領(lǐng)域得到了廣泛的應(yīng)用:如信號(hào)處理、調(diào)制解調(diào)、時(shí)鐘同步、倍頻、頻率綜合等都應(yīng)用到了鎖相環(huán)技術(shù)．延遲鎖定環(huán)(DLL)技術(shù)是在鎖相環(huán)技術(shù)上改進(jìn)得到的．它繼承了PLL電路的鎖相技術(shù),但去掉了PLL電路內(nèi)的振蕩器部分,取而代之的是延遲可控的延遲線[10]．全數(shù)字PLL電路[11]和全數(shù)字DLL電路[12]也是在進(jìn)一步對(duì)PLL電路和DLL電路改進(jìn)的基礎(chǔ)上,使用數(shù)字單元代替其中的模擬器件而得到的．隨著FPGA集成度的不斷增大,FPGA芯片中集成了片內(nèi)DLL[13-14]和片內(nèi)PLL[15-16]．

針對(duì)上述問(wèn)題,本文提出了一種利用FPGA延遲線的采樣時(shí)鐘與時(shí)間基準(zhǔn)高精度相位校準(zhǔn)方法. 所提方法具有校準(zhǔn)精度高、計(jì)算量小、成本低的特點(diǎn). 搭建了一套仿真驗(yàn)證平臺(tái)并結(jié)合計(jì)算機(jī)對(duì)所提方法進(jìn)行了功能性驗(yàn)證;同時(shí)所提方法也應(yīng)用在了衛(wèi)星導(dǎo)航地面站測(cè)量通信系統(tǒng)中,驗(yàn)證了工程應(yīng)用的可行性.

1 方法設(shè)計(jì)

1.1 設(shè)計(jì)原理

采樣時(shí)鐘與外部輸入的時(shí)間基準(zhǔn)之間的相位關(guān)系如圖1所示.

圖1 采樣時(shí)鐘與輸入、延時(shí)的秒脈沖信號(hào)相位關(guān)系圖

圖中采樣時(shí)鐘頻率為fs,PPSinpad是外部輸入的時(shí)間基準(zhǔn)(秒脈沖信號(hào)),PPSdelay是延時(shí)控制的時(shí)間基準(zhǔn)(秒脈沖信號(hào)),τbias是采樣時(shí)鐘與外部輸入的時(shí)間基準(zhǔn)(秒脈沖信號(hào))之間的相位差,τbias是未知的.我們可以利用數(shù)字延遲線對(duì)外部輸入的秒脈沖信號(hào)進(jìn)行延時(shí)控制,計(jì)算出其與采樣時(shí)鐘發(fā)生相位跳變時(shí)的延時(shí)值τdelay.τbias、τdelay與采樣時(shí)鐘頻率的關(guān)系為

(1)

式中,采樣頻率fs已知. 通過(guò)閱讀數(shù)據(jù)手冊(cè),利用數(shù)字延遲線,使用工作時(shí)鐘頻率為fosc的延時(shí)控制模塊,實(shí)現(xiàn)對(duì)外部輸入的時(shí)間基準(zhǔn)(秒脈沖信號(hào))進(jìn)行如公式(2)表述的延時(shí)控制.

(2)

聯(lián)立公式(1)和公式(2)可以求出采樣時(shí)鐘上升沿與外部輸入的秒脈沖信號(hào)上升沿之間的相位差τbias. 再對(duì)外部輸入的時(shí)間基準(zhǔn)(秒脈沖信號(hào))進(jìn)行延時(shí)修正,將其上升沿與采樣時(shí)鐘下降沿對(duì)齊,保證在采樣時(shí)鐘穩(wěn)定的情況下,在外部輸入的時(shí)間基準(zhǔn)(秒脈沖信號(hào))抖動(dòng)不超過(guò)一個(gè)采樣時(shí)鐘周期的條件下嚴(yán)格與采樣時(shí)鐘同步. 其原理圖如圖2所示.

圖2 采樣時(shí)鐘對(duì)時(shí)間基準(zhǔn)高精度相位校準(zhǔn)方法原理圖

1.2 提出方法

利用工作時(shí)鐘頻率為fosc的延時(shí)控制模塊,對(duì)PPSinpad進(jìn)行延時(shí)控制,得到PPSdelay,當(dāng)檢測(cè)到PPSdelay在被高速率采樣時(shí)鐘(fs)采樣時(shí)發(fā)生相位跳變,獲取當(dāng)前數(shù)字延遲線數(shù)量delay-value,并通過(guò)公式(2)計(jì)算得出延時(shí)值τdelay. 通過(guò)公式(3)取計(jì)算采樣時(shí)鐘半周期與數(shù)字延遲線測(cè)量精度比值的整數(shù)部分n.

(3)

得到在數(shù)字延遲線數(shù)量允許范圍內(nèi)的時(shí)間基準(zhǔn)延時(shí)(單位：ns)修正公式如下:

τfixed=

(4)

延時(shí)修正器通過(guò)公式(4)得到修正的延時(shí)值τfixed和延時(shí)修正的時(shí)間基準(zhǔn)(秒脈沖信號(hào))PPSfixed.PPSfixed的上升沿在兩個(gè)高速率采樣時(shí)鐘(fs)上升沿中間位置,PPSfixed必定能夠被高速率采樣時(shí)鐘(fs)上升沿穩(wěn)定采樣,產(chǎn)生與高速率采樣時(shí)鐘(fs)嚴(yán)格同步的時(shí)間基準(zhǔn).

2 實(shí)現(xiàn)步驟

本文提出的方法主要應(yīng)用于高速率時(shí)鐘與硬件交互場(chǎng)景,將數(shù)字信號(hào)處理器(DSP),FPGA和閃存(FLASH)結(jié)合可實(shí)現(xiàn)本文提出的方法.

由于數(shù)字延遲線線性穩(wěn)定的特性,將延時(shí)值τdelay對(duì)應(yīng)的延時(shí)控制值標(biāo)記為worst-delay,將修正延時(shí)值τfixed對(duì)應(yīng)的延時(shí)控制值標(biāo)記為best-delay. 所以獲取延時(shí)值τdelay就轉(zhuǎn)換成獲取worst-delay,計(jì)算修正延時(shí)值τfixed就轉(zhuǎn)換成計(jì)算best-delay. 獲取worst-delay將在2.2節(jié)相位跳變檢測(cè)實(shí)現(xiàn)步驟展開描述,計(jì)算best-delay在2.3節(jié)延時(shí)修正實(shí)現(xiàn)步驟展開描述.

2.1 整體實(shí)現(xiàn)步驟

本文提出的方法具體的整體實(shí)現(xiàn)步驟如圖3所示.

圖3 采樣時(shí)鐘高精度相位校準(zhǔn)與時(shí)間基準(zhǔn)確定方法實(shí)現(xiàn)流程框圖

1) 首先讀取DSP傳輸?shù)臄?shù)據(jù),寫入相對(duì)應(yīng)的寄存器；

2) 如果控制相位校準(zhǔn)的寄存器開啟,執(zhí)行步驟3),反之,直接執(zhí)行步驟5)；

3) 獲取延時(shí)脈沖信號(hào)PPSdelay采樣發(fā)生相位跳變的值worst-delay；

4) 計(jì)算best-delay,輸出給DSP,寫入FLASH；

5) 讀取延時(shí)控制寄存器的值delay-value；

6) 根據(jù)公式(4)生成相位校準(zhǔn)后的秒脈沖信號(hào)PPSfixed；

7) 將相位校準(zhǔn)后的秒脈沖信號(hào)與采樣時(shí)鐘同步,生成時(shí)間基準(zhǔn)PPScalibration.

2.2 相位跳變檢測(cè)實(shí)現(xiàn)步驟

相位跳變檢測(cè)對(duì)應(yīng)于整體實(shí)現(xiàn)步驟3),在具體實(shí)現(xiàn)過(guò)程中,將求解延時(shí)值τdelay轉(zhuǎn)換成求解其對(duì)應(yīng)的delay-value并標(biāo)記為worst-delay,其具體實(shí)現(xiàn)步驟如圖4所示.

圖4 相位跳變檢測(cè)實(shí)現(xiàn)流程框圖

1) 延時(shí)計(jì)數(shù)器、時(shí)鐘計(jì)數(shù)器、時(shí)鐘計(jì)數(shù)器鎖存全部清0;

2) 根據(jù)公式(2)生成延時(shí)秒脈沖信號(hào)PPSdelay;

3) 使用高速率采樣時(shí)鐘檢測(cè)步驟2)生成的延時(shí)秒脈沖信號(hào)PPSdelay的上升沿;

4) 記錄步驟3)檢測(cè)到延時(shí)秒脈沖信號(hào)PPSdelay上升沿時(shí)對(duì)應(yīng)的時(shí)鐘計(jì)數(shù)器值;

5) 更新worst-delay的值;

6) 延時(shí)計(jì)數(shù)器值增加1,時(shí)鐘計(jì)數(shù)器值存入時(shí)鐘計(jì)數(shù)鎖存;

7) 如果延時(shí)計(jì)數(shù)器小于32,重復(fù)步驟2)～6).

步驟5)中worst-delay值的更新需要判斷相位是否發(fā)生跳變,其具體實(shí)現(xiàn)步驟如圖5所示.

a) 首先讀取延時(shí)計(jì)數(shù)器、時(shí)鐘計(jì)數(shù)器、時(shí)鐘計(jì)數(shù)器鎖存值;

b) 如果步驟a)中讀取的延時(shí)計(jì)數(shù)器值為0,則worst-delay置為0;

c) 在步驟a)中讀取的延時(shí)計(jì)數(shù)器值不為0的條件下:如果時(shí)鐘計(jì)數(shù)器與時(shí)鐘計(jì)數(shù)器鎖存值不同,則判定為相位發(fā)生跳變,worst-delay=當(dāng)前延時(shí)計(jì)數(shù)器值;反之,則判定為相位未發(fā)生跳變,worst-delay不變.

圖5 worst_delay更新流程框圖及相位跳變判斷條件

2.3 延時(shí)修正實(shí)現(xiàn)步驟

延時(shí)修正對(duì)應(yīng)于整體實(shí)現(xiàn)步驟4),在具體實(shí)現(xiàn)過(guò)程中,由于采樣時(shí)鐘頻率為375 MHz,延時(shí)控制模塊工作時(shí)鐘為200 MHz,代入公式(2)、(3)、(4)計(jì)算τfixed.

對(duì)于實(shí)際工程項(xiàng)目而言,根據(jù)公式(3)計(jì)算得出的n為17,與FPGA常用數(shù)字相差一個(gè)計(jì)數(shù),其誤差為0.078 ns,在可以接受的誤差范圍內(nèi),故將采樣時(shí)鐘半周期與測(cè)量精度比值設(shè)為工程上成本更低、更快速的16,代入公式(4),轉(zhuǎn)換成worst-delay計(jì)算best-delay,其計(jì)算公式如下:

(5)

3 仿真驗(yàn)證

3.1 仿真驗(yàn)證平臺(tái)搭建

搭建仿真驗(yàn)證平臺(tái),其中采樣時(shí)鐘頻率為400 MHz,延時(shí)模塊運(yùn)行時(shí)鐘頻率200 MHz,晶振頻率為100 MHz.

采樣時(shí)鐘為1.25 ns翻轉(zhuǎn)一次,則100 μs內(nèi)翻轉(zhuǎn)次數(shù)固定,且全周期2.5 ns,半周期1.25 ns,延時(shí)控制模塊的1.848 ns也可以將延時(shí)脈沖信號(hào)控制在兩個(gè)采樣時(shí)鐘上升沿之間,保證仿真結(jié)果的合理性.

3.2 仿真驗(yàn)證場(chǎng)景

3.2.1 仿真驗(yàn)證設(shè)置

采樣時(shí)鐘400 MHz,晶振時(shí)鐘100 MHz,并等待時(shí)鐘鎖相環(huán)鎖定成功. 鎖定成功后,開啟相位校準(zhǔn)寄存器.

延時(shí)99 004 ns,pps-ipad=1,再延時(shí)1 000 ns,pps-ipad=0,生成脈沖信號(hào);而后,每隔99 000 ns,pps-ipad=1,再延時(shí)1 000 ns,pps-ipad=0,生成100 μs的循環(huán)脈沖信號(hào).

3.2.2 仿真驗(yàn)證結(jié)果

仿真運(yùn)行4 ms. 如圖6中所示,待時(shí)鐘PLL鎖定后,PPS信號(hào)開始產(chǎn)生. 第1個(gè)脈沖信號(hào)所在位置為105 541.5 ns;第2個(gè)P脈沖信號(hào)所在位置為205 541.5 ns;第3個(gè)脈沖信號(hào)所在位置為305 541.5 ns;第4個(gè)脈沖信號(hào)所在位置為405 541.5 ns;第5個(gè)脈沖信號(hào)所在位置為505 541.5 ns;每個(gè)脈沖信號(hào)間隔100 μs,符合要求.

圖6 脈沖驗(yàn)證圖

圖7為仿真驗(yàn)證平臺(tái)運(yùn)行結(jié)果圖,其中相位校準(zhǔn)模塊的cali-start信號(hào)啟動(dòng),在對(duì)32個(gè)脈沖信號(hào)采樣計(jì)算后,cali-start信號(hào)降為0,符合要求. 同時(shí)可以看到相位校準(zhǔn)模塊對(duì)32個(gè)脈沖信號(hào)采樣計(jì)算,最后運(yùn)行得到的結(jié)果是:worst-delay=6,best-delay=22.

圖7 運(yùn)行結(jié)果圖

如圖8所示,在第1個(gè)脈沖信號(hào)處展開觀察,脈沖信號(hào)(pps-ipad)上升沿位置靠近采樣時(shí)鐘(sa-clk)的下降沿,其初始延時(shí)脈沖信號(hào)(pps-delayed)(延時(shí)0.6 ns)已經(jīng)靠近采樣時(shí)鐘(sa-clk)的上升沿.

圖8 第1個(gè)脈沖展開圖

如圖9所示,在第6個(gè)脈沖信號(hào)處展開觀察,可以看到延時(shí)脈沖信號(hào)(pps-delayed)已經(jīng)延時(shí)到與采樣時(shí)鐘(sa-clk)上升沿相近的位置,且在采樣時(shí)鐘(sa-clk)上升沿后,這個(gè)結(jié)果發(fā)生相位跳變,不穩(wěn)定,故6是最壞延時(shí)值(worst-delay).

圖9 最壞延時(shí)脈沖展開圖

如圖10所示,在第22個(gè)脈沖信號(hào)處展開觀察,可以看到延時(shí)脈沖信號(hào)(pps-delayed)與采樣時(shí)鐘(sa-clk)上升沿相隔很遠(yuǎn)即采樣時(shí)鐘(sa-clk)下降沿附近,可以保證采樣的穩(wěn)定性,故22可以算做最佳延時(shí)值(best-delay).

圖10 最優(yōu)延時(shí)脈沖展開圖

綜上所述,仿真運(yùn)行結(jié)果與理論分析吻合,驗(yàn)證了本文提出方法功能的有效性.

4 實(shí)際硬件測(cè)試

4.1 硬件測(cè)試平臺(tái)搭建

硬件設(shè)備連接如圖11所示,本文所提方法集成在終端FPGA中;參考時(shí)鐘提供秒脈沖信號(hào)與375 MHz采樣時(shí)鐘輸入;同時(shí)利用示波器查看輸入秒脈沖信號(hào)與相位校準(zhǔn)后秒脈沖信號(hào)之間的延時(shí).

圖11 實(shí)際硬件測(cè)試平臺(tái)連接示意圖

4.2 實(shí)際硬件驗(yàn)證流程

由于不同終端設(shè)備與時(shí)鐘頻率源之間的線纜長(zhǎng)度不一致,且硬件各個(gè)器件與模塊之間工作時(shí)存在時(shí)延,輸入到設(shè)備的秒脈沖信號(hào)很可能落在375 MHz時(shí)鐘信號(hào)的采樣邊沿,產(chǎn)生相位模糊.

驗(yàn)證流程通過(guò)復(fù)現(xiàn)上述造成模糊的場(chǎng)景,并對(duì)不采用該方法和采用該方法的實(shí)測(cè)結(jié)果進(jìn)行對(duì)比. 其驗(yàn)證主要流程如下:

1) 確認(rèn)參考時(shí)鐘運(yùn)行狀態(tài)穩(wěn)定,連線正確,終端運(yùn)行狀態(tài)正常,示波器正常工作；

2) 不啟用該相位校準(zhǔn)功能,測(cè)試開關(guān)機(jī)復(fù)現(xiàn)相位跳變即時(shí)間基準(zhǔn)跳變的場(chǎng)景；

3) 啟用該相位校準(zhǔn)功能,控制終端進(jìn)行相位校準(zhǔn)功能,找到最優(yōu)延時(shí)值；

4) 將延時(shí)控制設(shè)為最優(yōu)延時(shí)值,觀察示波器顯示波形,開啟示波器測(cè)量功能,通過(guò)數(shù)字邏輯探針采集設(shè)備內(nèi)部的最差時(shí)延值τworst-delay和最優(yōu)時(shí)延值τbest-delay；

5) 將延時(shí)控制值設(shè)為最壞延時(shí)值,觀察示波器顯示波形,開啟示波器測(cè)量功能,記錄當(dāng)前輸入輸出秒脈沖延時(shí)值.

4.3 實(shí)際硬件驗(yàn)證結(jié)果

當(dāng)不采用本文所述的采樣時(shí)鐘高精度相位校準(zhǔn)與時(shí)間基準(zhǔn)確定方法時(shí),由于存在相位跳變,設(shè)備在多次開關(guān)機(jī)重啟時(shí)出現(xiàn)了相位跳變,造成了測(cè)量設(shè)備時(shí)間基準(zhǔn)的跳變.如圖12～13所示,示波器右側(cè)Ch2通道為設(shè)備輸出的時(shí)間基準(zhǔn),在兩次開關(guān)機(jī)的過(guò)程中,時(shí)間基準(zhǔn)相比左側(cè)Ch1的輸入秒脈沖信號(hào),偏差了2.67 ns(即375 MHz的時(shí)鐘周期).

圖12 輸出1 pps相位跳變情況A

圖13 輸出1 pps相位跳變情況B

當(dāng)采用了本文所述的高精度相位確定和校準(zhǔn)方法后.設(shè)備內(nèi)部測(cè)量得到最壞延時(shí)值τworst-delay為31,根據(jù)式(5)計(jì)算得到τbest-delay為15. 將15寫入FLASH,之后反復(fù)重啟設(shè)備,采樣延遲值都固定使用該值,確保了采樣時(shí)鐘與秒脈沖信號(hào)的相位關(guān)系保持穩(wěn)定,設(shè)備的時(shí)間基準(zhǔn)在開關(guān)機(jī)時(shí)不發(fā)生變化.

5 方法對(duì)比

5.1 設(shè)計(jì)復(fù)雜度對(duì)比

文獻(xiàn)[4]中所述方法,需要使用圖14所示數(shù)字正交變換模塊對(duì)輸入采樣時(shí)鐘相位4等分,其實(shí)現(xiàn)復(fù)雜度高,資源消耗較大;同時(shí)還需要消耗額外的時(shí)鐘資源將輸入采樣時(shí)鐘進(jìn)行2倍頻和反相得到同相與反相兩個(gè)2倍頻采樣時(shí)鐘;然后確定輸入秒脈沖信號(hào)所在相位區(qū)間,決定使用對(duì)輸入秒脈沖信號(hào)進(jìn)行上升沿采樣(反相2倍頻采樣時(shí)鐘)或者下降沿采樣(同相2倍頻采樣時(shí)鐘).

圖14 輸入采樣時(shí)鐘相位4等分原理圖

同時(shí)根據(jù)FPGA軟件綜合分析結(jié)果,該方法預(yù)估支持的最高頻率為685 MHz,而對(duì)于現(xiàn)在400 MHz的高采樣速率而言,2倍頻后高達(dá)800 MHz,其數(shù)據(jù)穩(wěn)定傳輸必須滿足建立和保持時(shí)間的要求無(wú)法滿足,從而無(wú)法滿足當(dāng)前高速率采樣的相位校準(zhǔn)需求.

本文所述方法無(wú)需上述相位4等分、2倍頻和反相操作,僅僅需要使用FPGA集成的時(shí)延控制模塊. 同時(shí)在根據(jù)不同的延遲線長(zhǎng)度檢測(cè)相位跳變來(lái)實(shí)現(xiàn)相位校準(zhǔn),并輸出校準(zhǔn)與采樣時(shí)鐘嚴(yán)格同步的秒脈沖信號(hào).

本文所述方法,設(shè)計(jì)簡(jiǎn)潔,實(shí)現(xiàn)簡(jiǎn)單,同時(shí)滿足當(dāng)前系統(tǒng)對(duì)高速率采樣時(shí)鐘的需求.

5.2 校準(zhǔn)精度對(duì)比

文獻(xiàn)[4]中所述方法校準(zhǔn)精度為4/fs,其中fs為輸入采樣時(shí)鐘頻率. 若fs為400 MHz,其校準(zhǔn)精度為10 ns,而本文所述方法校準(zhǔn)精度為0.078 ns,其校準(zhǔn)精度遠(yuǎn)遠(yuǎn)優(yōu)于文獻(xiàn)[4]中所述方法.

6 結(jié)束語(yǔ)

本文針對(duì)高精度測(cè)量系統(tǒng)時(shí)間基準(zhǔn)確定和相位校準(zhǔn)精度較低的問(wèn)題,提出了一種高速率采樣時(shí)鐘對(duì)時(shí)間基準(zhǔn)高精度相位校準(zhǔn)方法. 該方法通過(guò)延時(shí)控制模塊與秒脈沖相位跳變檢測(cè)技術(shù)相結(jié)合,計(jì)算出時(shí)間基準(zhǔn)與采樣時(shí)鐘之間的相位差,測(cè)量精度達(dá)到了0.078 ns. 根據(jù)延時(shí)控制模塊的延時(shí)公式及其特性,將延時(shí)控制的秒脈沖信號(hào)控制在采樣時(shí)鐘兩個(gè)上升沿之間,保證無(wú)相位跳變的穩(wěn)定采樣,從而實(shí)現(xiàn)對(duì)時(shí)間基準(zhǔn)相位校準(zhǔn),與采樣時(shí)鐘嚴(yán)格同步.

本文搭建了一套仿真驗(yàn)證平臺(tái),對(duì)非特定場(chǎng)景進(jìn)行了仿真驗(yàn)證,驗(yàn)證了本文提出方法的有效性. 同時(shí)本文方法已應(yīng)用于某高精度測(cè)量系統(tǒng)中,驗(yàn)證了本文提出方法的工程應(yīng)用的可行性.

本文提出的方法可用于需要高速率采樣時(shí)鐘對(duì)時(shí)間基準(zhǔn)進(jìn)行高精度相位校準(zhǔn)的場(chǎng)景,如本地時(shí)間與時(shí)頻系統(tǒng)同步這類高精度時(shí)間同步系統(tǒng)中.

致謝:感謝魯祖坤博士以及龔德工程師對(duì)本文仿真測(cè)試工作的支撐.