孫 蕊，鄧紅輝*，張 俊，權 磊，賈 晨

(1.合肥工業(yè)大學 微電子設計研究所，安徽 合肥 230009；2.深圳清華大學研究院，廣東 深圳 518057)

1 引 言

近些年來，由于AMOLED顯示面板的各項優(yōu)勢和應用需求日益凸顯，用于AMOLED顯示的驅動芯片成為大規(guī)模數(shù)?；旌显O計領域的研究熱點[1]。源極驅動電路是AMOLED驅動芯片的重要組成部分，它將圖像數(shù)據(jù)轉換成可以加載在面板像素電容負載上的不同灰階電壓。它包括圖像數(shù)據(jù)轉換和輸出緩沖，其中使用DAC將圖像數(shù)據(jù)轉換為相應的灰階電壓。要使AMOLED面板顯示達到較高的分辨率和精度，輸入圖像數(shù)據(jù)通常為10 bit數(shù)據(jù)，所對應的DAC也需要有10 bit的分辨率。綜合考慮到10 bit的DAC需要對面積、功耗和精度等進行折中考慮，通常把10 bit的DAC分為兩級來實現(xiàn)。一種結構是兩級電阻分壓DAC結構[2]，該結構精度好，面積和功耗適中。另一種DAC實現(xiàn)方式是第一級采用電阻分壓DAC，第二級采用插值運放DAC，合理分配兩級DAC精度，可以達到芯片面積、功耗、精度之間的折衷。文獻[3]采用了7 bit電阻分壓DAC加上3 bit插值運放DAC的結構實現(xiàn)。文獻[4]采用了6 bit電阻分壓DAC加上4 bit插值運放DAC的方式實現(xiàn)。文獻[3]的方式實現(xiàn)的DAC誤差較小，但芯片占用面積較大；文獻[4]方式實現(xiàn)的DAC誤差雖然比文獻[3]稍大，但芯片占用面積較小。此外，由于AMOLED像素電路的負載對于驅動能力有一定的需求，僅依靠DAC的驅動能力不足以將灰階電壓推送至面板，所以需要輸出緩沖器增強驅動能力[3]。

本文采用了文獻[4]中6 bit電阻分壓DAC加上4 bit插值運放DAC的兩級結構，應用文獻[3]中的插值運放原理，針對AMOLED源極驅動電路，設計了一種帶有4 bit DAC功能的緩沖器，實現(xiàn)4 bit DAC功能和輸出緩沖兩個目的，達到小面積、高精度和低功耗的設計。

2 源極驅動電路中DAC結構及原理

源極驅動電路作用就是將圖像數(shù)據(jù)轉換為灰階電壓。由于顯示設備亮度與輸入電壓的非線性關系以及人眼對于亮度變化的非線性感官，需要進行GAMMA校正。本設計使用10 bit非線性圖像數(shù)據(jù)配合線性DAC，來實現(xiàn)GAMMA校正和源極驅動功能。如圖1所示，采用斜率調節(jié)單元產(chǎn)生GAMMA校正曲線的兩個電壓調節(jié)點，使輸出曲線貼合GAMMA曲線，線性DAC第一級采用6 bit的GAMMA校正電阻串DAC結合第二級4 bit的插值運放DAC來實現(xiàn)功能[5]。第一級的電阻串DAC采用64個阻值相等的電阻分壓結合一個65選2的多路選擇器構成。高6 bit的圖像數(shù)據(jù)選出第一級DAC的輸出電壓VH、VL，輸出到第二級。本文設計的第二級DAC是帶有DAC功能的輸出緩沖器。

圖1 提出的整體DAC結構Fig.1 Structure of proposed overall DAC

3 電路設計

3.1 整體結構設計

所設計的輸出緩沖器整體結構示意圖如圖2所示，由輸入級、輸出級、可編程尾電流單元以及增益級構成?？紤]顯示面板所需要的輸出電壓范圍為0.3～6.3 V，電壓范圍接近電源到地，要求緩沖器能夠支持全擺幅范圍的輸入輸出，因此采用軌對軌結構的輸入級和輸出級?？紤]到緩沖器需要有DAC的功能，本設計利用運放差分對管工作在亞閾值區(qū)，跨導和電流成線性關系，通過尾電流可編程實現(xiàn)線性插值?？紤]輸出電壓10 bit輸出精度的要求，輸出電壓偏差(<±3 mV)需要比較小，需要緩沖器具有較大的開環(huán)增益，增益級采用Cascode結構，通過提高輸出阻抗，來提高開環(huán)增益，并通過頻率補償電路提高穩(wěn)定性。此外，考慮實際顯示面板上有眾多通道，需要減少每一個緩沖器的靜態(tài)電流。

圖2 輸出緩沖器系統(tǒng)原理圖Fig.2 Block diagram of output buffer system

3.2 緩沖器主要指標

輸出緩沖器需要驅動30 pF的電容負載和10 kΩ的電阻負載，并且在一個行掃描周期內完成對像素電路存儲電容的充電。由于第一級DAC的驅動能力很小，需要輸出緩沖電路來提高灰階電壓的驅動能力。輸出緩沖器采用單位增益運放結構，為了提高驅動能力、滿足輸出電壓誤差小于±3 mV，要求緩沖器開環(huán)增益要達到65 dB以上。本設計應用于1 080×2 160分辨率的AMOLED顯示面板，每一行的掃描時間為1/60/2160=7.7 μs，去除第一級DAC建立時間以及預留的時間裕度，輸出緩沖器的建立時間應在5 μs以內。由于每個輸出通道都對應著一個輸出緩沖器，為了降低功耗，輸出緩沖器的靜態(tài)電流應當盡量小。

3.3 輸入級設計和DAC功能實現(xiàn)

為了使輸入范圍盡可能達到電源到地，輸入對管使用NMOS對管和PMOS 管并聯(lián)實現(xiàn)[6]。

NMOS對管和PMOS對管兩者并聯(lián)之后的輸入級的輸入共模范圍為：AVSS≤Vcm≤AVDD，保證了輸入級的軌到軌要求。

由于采用互補的PMOS對管和NMOS對管，軌對軌輸入運放的輸入級等效跨導會隨著共模輸入電壓的變化發(fā)生變化，電路的直流增益、帶寬和相位裕度會隨著等效跨導的變化而變化。軌對軌輸入級結構如圖3所示。但本文的緩沖器僅用于灰階電壓的建立，并且可以從下文的輸出與輸入關系得出緩沖器電路輸出的灰階電壓與等效跨導之間沒有關聯(lián)性，加入恒定跨導結構[7]會不可避免地增加MOS數(shù)目，加大芯片面積，所以不需要加入恒定跨導結構以節(jié)省功耗和面積。

圖3 軌對軌輸入級結構Fig.3 Rail to rail input structure

本文設計的DAC功能的實現(xiàn)單元使用插值運放結構實現(xiàn)[8]，如圖4所示，包括電壓-電流轉換器、可編程電流單元和輸出級。圖4以NMOS差分輸入對管為例，闡述4 bit DAC功能實現(xiàn)。

圖4 DAC功能實現(xiàn)原理圖Fig.4 Principle of DAC function implementation

圖4中M1、M2和M3、M4為兩對NMOS輸入差分對管，M5、M6、M7、M8、M9為尾電流源，可以通過4位數(shù)據(jù)控制接入電路的尾電流大小。VH、VL是需要插值的高低電壓，分別連接M1和M4的柵端，將輸出電壓VOUT連接到M2和M3的柵極，形成閉環(huán)負反饋的單位增益緩沖器。兩個差分對大小相同，都被偏置在亞閾值區(qū)，差分對管M1和M2尾電流為IBH，差分對管M3和M4尾電流為IBL。尾電流IBH和IBL的大小由電流源M5、M6、M7、M8、M9決定，并通過4位數(shù)據(jù)D0、D1、D2、D3及其反相信號D0’、D1’、D2’、D3’控制。M5的電流為IU，M6～M8分別產(chǎn)生2IU、4IU、8IU的電流，通過4位數(shù)據(jù)控制的IBH和IBL，和為16IU，即若IBH=KIU，則IBL=(16-K)IU。兩個差分對的電流IDAC施加到電壓-電流轉換電路和輸出級。由于兩個差分對工作在亞閾值區(qū)，對于差分對等效跨導與輸出電壓VOUT的關系可以表示為：

(1)

(2)

對于處于亞閾值的MOS管的表達式為：

(3)

由式(1)、(2)聯(lián)立可知：

gm1(VH-VOUT)=gm4(VOUT-VL)，

(4)

又：gm和漏源電流是線性的關系，若IBH=K·IU，則IBL=(16-K)IU，帶入式(4)中，可得：

K(VH-VOUT)=(16-K)(VOUT-VL)，

(5)

化簡后可得：

(6)

K取1，2，3…16。根據(jù)圖像數(shù)據(jù)從0000到1111變化選取出16個不同的電壓值，具體數(shù)值分配見表1。

表1 輸入數(shù)據(jù)與輸出電壓對應關系Tab.3 Correspondence between input data and output voltage

尾電流源采用電流鏡結構實現(xiàn)。通過尾電流源晶體管尺寸的比例關系精確鏡像基準電流，確保由D3、D2、D1及D0分別控制的8I、4I、2I及1I電流的精準比例關系，進而保證輸出緩沖器插值的精確度。

3.4 輸出級電路設計

本文在設計輸出級時主要考慮3點：(1)輸出電壓需要達到軌對軌的要求，因為AMOLED像素電路的驅動灰階電壓范圍通常是模擬驅動電路的電源到地；(2)輸出瞬態(tài)的充放電電流要足夠的大，因為輸出級需要驅動的等效負載比較大，需要足夠大的電流達到快速建立的目的；(3)盡量小的靜態(tài)偏置電流。綜合考慮后，本文采用了前饋式Class AB作為輸出緩沖器的輸出級。如圖5所示，M1和M2組成浮動電壓源，二極管連接的M3～M4和M5～M6分別為浮動電壓源M1、M2的柵極提供偏置，兩個同相信號Iin1和Iin2直接驅動輸出管M7和M8，M7和M8漏極相連，負載為容性負載，形成軌對軌輸出[9-10]。

圖5 Class AB輸出級結構Fig.5 Class AB output stage structure

浮動電壓源、偏置管及輸出管形成兩個跨導線性環(huán) M1、M3、M4、M7和M2、M5、M6、M8，形成AB類輸出?？鐚Ь€性環(huán)確定了輸出管M7、M8的靜態(tài)電流，控制兩輸出管的柵源電壓，輸出管M7、M8呈推挽式輸出，輸出電壓范圍可達電源到地。同時，浮動電壓源保證了當一個輸出管的電流較大時，另一個輸出管的電流能保持一個最小值，從而防止MOS管進入截止狀態(tài)產(chǎn)生交越失真。

3.5 補償設計

由于緩沖器應用于顯示驅動芯片，需要連接的負載是大電容和電阻的串聯(lián)，電路的主極點會比較靠近原點，這會帶來穩(wěn)定性問題，需要采取一定的補償方案。

如圖6所示，本文使用了Cascode Miller補償技術[11-12]，將補償電容置于共源共柵器件的源極和輸出節(jié)點之間。傳統(tǒng)Miller補償要求在輸出管的柵漏兩端分別接入補償電容，由于電容的前饋通路，會引入一個右半平面的零點，該零點減小了相位裕度，限制了單位增益帶寬。Cascode Miller補償在保留了傳統(tǒng)Miller補償極點分離效果的同時，避免了傳統(tǒng)Miller補償引入的右半平面零點，用較小的補償電容實現(xiàn)了頻率補償。同時，負載電阻的大小為10 kΩ，將負載電阻作為零點補償電阻可以起到很好的頻率補償作用，進而減小補償電容CC的值。

圖6 帶補償?shù)木彌_器結構Fig.6 Compensated buffer structure

3.6 整體電路設計

整體電路結構圖如圖7所示。MP1、MP2、MP3、MP4、MN1、MN2、MN3、MN4為輸入對管，輸出連接反向輸入端構成單位增益負反饋結構，懸浮電流源MP10、MN10設置為與懸浮電壓源MP11、MN11相同的結構，呈現(xiàn)對稱互補結構，這種結構匹配性較好。同時運放的補償采用Cascode Miller補償，使用較小的電容就能達到補償效果，頻率特性好，使緩沖器工作在穩(wěn)定狀態(tài)。由于輸入對管都是工作在亞閾值區(qū)，靜態(tài)電流較小，實現(xiàn)低功耗。同時，將DAC和緩沖功能集中在一個電路上，節(jié)約了大量的芯片面積。

圖7 整體電路結構圖Fig.7 Overall circuit structure diagram

4 電路版圖和仿真結果

采用了UMC80 nm的工藝對整個1 080×2 160分辨率的AMOLED源極驅動電路進行了設計，其中包含2 160個源極驅動單元，每個驅動單元都有一個帶有DAC功能的低功耗輸出緩沖器，帶有DAC功能的低功耗輸出緩沖器版圖(包含偏置電路)如圖8所示。

圖8 輸出緩沖器版圖Fig.8 Output buffer layout

輸出緩沖器輸入輸出電壓范圍都為0.2～6.3 V，面板等效負載R=10 kΩ，C=30 pF。在電源電壓為6.5 V條件下，對輸出緩沖器進行PVT仿真，其幅頻和相頻特性曲線如圖9和圖10所示。可以看出，在輸入電壓范圍內，輸出緩沖器的直流增益在70 dB以上，相位裕度在60°以上，可以保證輸出緩沖器閉環(huán)環(huán)路的穩(wěn)定性。在典型工作的3.3 V左右時，增益可達129 dB，相位裕度75°，增益帶寬9.4 MHz，增益滿足設計要求、穩(wěn)定性高。

圖9 輸出緩沖器幅頻曲線Fig.9 Output buffer amplitude frequency curve

圖10 輸出緩沖器相頻曲線Fig.10 Output buffer phase frequency curve

在中壓輸入范圍內使用兩個相差60 mV的輸入(3～2.94 V)時，將4 bit圖像數(shù)據(jù)從1111到0000依次跳變可以得到輸出緩沖器的輸出結果如圖11所示，可以看出，緩沖器實現(xiàn)了4 bit DAC功能。

圖11 輸出緩沖器DAC功能實現(xiàn)Fig.11 Output buffer DAC function implementation

對輸出結果進行采點取值并與表1所得的理論值進行比較，可以得到輸出結果的誤差如圖12所示。在中壓輸入范圍內，通過插值得到的電壓與理論值之間的最大誤差為0.255 mV，誤差均值0.153 mV。對于低壓和高壓輸入范圍同樣進行上述仿真，可以得到低壓輸入(80 mV)情況下最大誤差為0.640 mV，誤差均值為0.406 mV；高壓輸入(100 mV)情況下最大誤差為2.041 mV，誤差均值為0.941 mV。仿真結果表明本文的插值緩沖器實現(xiàn)的DAC滿足誤差小于3 mV，并且符合本設計的三段式DAC曲線在中壓范圍精度最高、低壓其次、高壓精度最低的要求，在0.2～6.3 V的寬輸入范圍內均具有良好的精度和線性度。

圖12 輸出緩沖器DAC誤差Fig.12 Output buffer DAC accuracy

對輸出緩沖器的電源抑制比進行了仿真，如圖13所示。低頻時，電源抑制比為70 dB；1.6 MHz時，電源抑制比依然有50 dB。對輸出緩沖器的建立時間進行了仿真，如圖14所示，達到精度90%時，從0.2 V到6.3 V的建立時間為1.49 μs；達到精度99%時，建立時間為2.49 μs；達到精度99.9%時，建立時間為3.5 μs。

圖13 輸出緩沖器電源抑制比Fig.13 Output buffer power supply rejection ratio

圖14 輸出緩沖器建立時間Fig.14 Output buffer settling time

表2列出了其他輸出緩沖器設計中軌對軌緩沖器的性能，通過對比可以看出本文的軌對軌緩沖器在寬輸入電壓范圍內建立時間快、靜態(tài)電流小。

表2 本文緩沖器性能與其他設計比較Tab.2 Comparison of buffer performance with other designs

5 結 論

本文基于UMC80 nm的CMOS工藝，設計了一種應用于AMOLED顯示驅動芯片的帶有DAC功能的高性能輸出緩沖器。本文設計的緩沖器在整個輸入共模電壓范圍(0.2～6.3 V)內增益大于70 dB、相位裕度都在60°以上，靜態(tài)電流較小，還具有高精度4 bit DAC性能，誤差小于指標要求的3 mV，滿足了1 080×2 160分辨率AMOLED源極驅動電路對于輸出緩沖器的要求。