武宇軒, 呂方旭, 吳苗苗

(空軍工程大學(xué)防空反導(dǎo)學(xué)院，西安，710051)

近年來(lái)，高速串行接口發(fā)展迅速，根據(jù)ISSCC的統(tǒng)計(jì)，不同硬件中，雖然串行接口的速率不同，但均以指數(shù)形式增長(zhǎng)[1-2]。

時(shí)鐘數(shù)據(jù)恢復(fù)電路(Clock and Data Recovery circuit，CDR)廣泛用于計(jì)算機(jī)[3]和光通信領(lǐng)域[4]。

不論是日常生活中常見(jiàn)的顯卡接口，硬盤接口，還是用于高端研究的超級(jí)計(jì)算機(jī)，它們的快速發(fā)展都離不開(kāi)高速串行接口技術(shù)的進(jìn)步。而CDR正是高速串行接口接收機(jī)中最關(guān)鍵的電路模塊。

CDR主要用于時(shí)鐘與數(shù)據(jù)的同步，從攜帶噪聲的數(shù)據(jù)中提取出時(shí)鐘信息，對(duì)數(shù)據(jù)進(jìn)行重定時(shí)，恢復(fù)出高質(zhì)量的時(shí)鐘和數(shù)據(jù)[5]。它的抖動(dòng)容限、穩(wěn)定性直接決定了接收機(jī)的性能[6]；而CDR恢復(fù)出的時(shí)鐘質(zhì)量則決定了數(shù)據(jù)重定時(shí)的效果是否最佳，直接影響到所接收數(shù)據(jù)的可靠性。

恢復(fù)時(shí)鐘的抖動(dòng)大小以及環(huán)路的鎖定時(shí)間是決定一款CDR性能優(yōu)劣的重要指標(biāo)。在光通信領(lǐng)域，影響環(huán)路穩(wěn)定性的一個(gè)重要因素就是CDR的鎖定時(shí)間，縮短CDR的鎖定時(shí)間能夠提高環(huán)路穩(wěn)定性[7]。

圖1 CDR的工作原理示意圖

若要縮短環(huán)路的鎖定時(shí)間，就要求環(huán)路帶寬必須足夠大，但其抖動(dòng)性能則會(huì)大幅下降；若要恢復(fù)出低抖動(dòng)的時(shí)鐘，則環(huán)路會(huì)耗費(fèi)較長(zhǎng)的時(shí)間才能鎖定[8]。Tang[6]和Hwang[9]設(shè)計(jì)了數(shù)字頻差檢測(cè)器，使環(huán)路濾波器的電阻值可調(diào)節(jié)；Woo和Chen[10-11]使用了鎖定檢測(cè)器；Chen設(shè)計(jì)了一種能夠檢測(cè)數(shù)據(jù)和參考時(shí)鐘沿時(shí)序關(guān)系的模塊。他們都通過(guò)改變比例通路增益的方式來(lái)縮短環(huán)路鎖定時(shí)間，但是其電路僅用于較低速率的數(shù)據(jù)傳輸，且電路結(jié)構(gòu)較為復(fù)雜。本文提出了一種能夠應(yīng)用于高速率CDR的鎖定檢測(cè)判別技術(shù)，可根據(jù)參考時(shí)鐘頻率和壓控振蕩器中心頻率的頻差大小，輸出相應(yīng)的控制信號(hào)，實(shí)現(xiàn)比例通路增益的可調(diào)節(jié)，使該CDR同時(shí)具備快速鎖定和低抖動(dòng)的特點(diǎn)。

1 低抖動(dòng)快速鎖定的理論分析

CDR主要由鑒相器(Phase Detector，PD)、電荷泵(Charge Pump，CP)、環(huán)路濾波器(Low-Pass Filter，LPF)、壓控振蕩器(Voltage-Controlled Oscillator，VCO)組成，其結(jié)構(gòu)如圖2所示[12]。

圖2 傳統(tǒng)CDR結(jié)構(gòu)

本文所設(shè)計(jì)的CDR如圖3所示，使用比例通路和積分通路分離的結(jié)構(gòu)。比例通路能夠?qū)CO直接、快速地進(jìn)行頻率調(diào)節(jié)，積分通路能夠擴(kuò)大環(huán)路的鎖定范圍。2個(gè)通路能夠相對(duì)獨(dú)立地對(duì)VCO的輸出頻率實(shí)施不同程度的調(diào)節(jié)。

圖3 比例-積分通路分離CDR

文獻(xiàn)[13～14]對(duì)CDR的穩(wěn)定性能進(jìn)行了研究，并給出了其系統(tǒng)模型，見(jiàn)圖4。

圖4 CDR的系統(tǒng)模型

在二階環(huán)路中必須確保比例通路占主導(dǎo)因素，在每一次更新的過(guò)程中，比例通路的更新相位要盡可能多的大于積分通路的相位變化量。適當(dāng)增大比例通路的頻率調(diào)節(jié)步長(zhǎng)fbb，從而使穩(wěn)定因子ζ增大、環(huán)路鎖定時(shí)間縮短取ζ=1 000,δf=20 MHz，fnom=7 GHz，對(duì)具有不同fbb值的模型進(jìn)行MATLAB仿真，結(jié)果如圖5(a)、(b)、(c)所示。當(dāng)fbb值分別取5 MHz、10 MHz、20 MHz時(shí)的鎖定情況，其鎖定時(shí)間分別為2.5 μs、1.3 μs和0.7 μs。從仿真結(jié)果可知，較大的fbb雖然能夠縮短環(huán)路的鎖定時(shí)間，但由于鎖定后恢復(fù)時(shí)鐘仍在以fbb的大小上下波動(dòng)，故會(huì)引入較大的抖動(dòng)；若減小fbb，雖可降低恢復(fù)時(shí)鐘的抖動(dòng)，但卻會(huì)導(dǎo)致環(huán)路的鎖定時(shí)間延長(zhǎng)。基于這個(gè)問(wèn)題，本文提出了一種鎖定檢測(cè)判別技術(shù)，利用鎖定檢測(cè)模塊，使環(huán)路能夠根據(jù)恢復(fù)時(shí)鐘與VCO中心頻率差的大小調(diào)整fbb的值，從而在縮短鎖定時(shí)間的同時(shí)降低時(shí)鐘抖動(dòng)。

圖5 不同fbb值的鎖定情況

2 低抖動(dòng)快速鎖定CDR

2.1 整體結(jié)構(gòu)

本文設(shè)計(jì)的低抖動(dòng)快速鎖定CDR整體架構(gòu)如圖6所示，采用1/4速率系統(tǒng)架構(gòu)，利用八相正交的7 GHz時(shí)鐘對(duì)數(shù)據(jù)進(jìn)行采樣。通過(guò)二進(jìn)制鑒相器[15-16]對(duì)時(shí)鐘和數(shù)據(jù)的相位關(guān)系進(jìn)行判斷，所得結(jié)果由EARLY 1～3和LATE 1～3輸出，再由“擇多邏輯門” 電路對(duì)判斷結(jié)果進(jìn)行選擇，得到最終的相位關(guān)系EARLY和LATE。鑒相結(jié)果通過(guò)比例通路和積分通路，以不同的效果作用于VCO：比例通路通過(guò)控制信號(hào)V_bb0、V_bb1 和V_bb0*、V_bb1*，對(duì)2組不同大小的電容陣列分別進(jìn)行控制，使VCO的頻率能夠不同程度地快速調(diào)節(jié)；積分通路則通過(guò)積分電容，使電荷泵輸出的電流轉(zhuǎn)化為電壓信號(hào)Vc，實(shí)現(xiàn)對(duì)VCO精細(xì)調(diào)節(jié)。VCO輸出的2路差分正弦信號(hào)，經(jīng)過(guò)緩沖器和相位插值器的轉(zhuǎn)換，恢復(fù)出CDR的八相時(shí)鐘。

政府公信力提升是一個(gè)長(zhǎng)期的過(guò)程，離不開(kāi)穩(wěn)定的制度保障。 首先，中國(guó)行政問(wèn)責(zé)機(jī)制依然不完善，問(wèn)責(zé)時(shí)機(jī)滯后，處于一種“亡羊補(bǔ)牢”的問(wèn)責(zé)狀態(tài)，呈現(xiàn)出被動(dòng)問(wèn)責(zé)的局面。 同時(shí)，在地方政府運(yùn)行的過(guò)程中，民眾參與渠道仍需進(jìn)一步拓展。 時(shí)下，公眾參政議政的廣度和渠道依然需要改善，尤其是網(wǎng)絡(luò)參政議政還需要進(jìn)一步完善。

圖6 本文CDR的整體電路結(jié)構(gòu)

2.2 轉(zhuǎn)換裝置

“擇多邏輯門”電路產(chǎn)生的最終鑒相結(jié)果，分別經(jīng)過(guò)積分通路和比例通路完成對(duì)VCO輸出相位的調(diào)整。比例通路中，鑒相結(jié)果的超前、滯后、保持的控制邏輯和VCO的3個(gè)控制狀態(tài)無(wú)法一一對(duì)應(yīng)，因此需要增加圖7轉(zhuǎn)換電路實(shí)現(xiàn)二者之間的對(duì)應(yīng)關(guān)系。

圖7 比例通路設(shè)計(jì)

如表1所示，當(dāng)EARLY/LATE判決結(jié)果均為1或均為0時(shí)，2個(gè)控制字中有一個(gè)為1，使VCO頻率保持不變；當(dāng)LATE=0，EARLY=1時(shí)，2個(gè)控制字均為0，VCO頻率下降；當(dāng)LATE =1，EARLY=0時(shí)，2個(gè)控制字均為1，VCO頻率上升。最終實(shí)現(xiàn)對(duì)VCO狀態(tài)的一一對(duì)應(yīng)。

表1 鑒相結(jié)果與比例通路輸出關(guān)系

2.3 壓控振蕩器

本文設(shè)計(jì)的VCO為L(zhǎng)C振蕩器，適用于高精度、高頻率環(huán)境。VCO電路結(jié)構(gòu)如圖8所示。

圖8 壓控振蕩器電路設(shè)計(jì)

VCO的頻率由10個(gè)壓控電容的大小決定。電荷泵的輸出電壓Vc，控制電容C9,C10，比例通路的控制信號(hào)V_bb0和V_bb1控制小電容陣列C1～C4，V_bb0*和V_bb1*控制大電容陣列C5～C8。小電容陣列可實(shí)現(xiàn)較小的fbb；大電容陣列可實(shí)現(xiàn)較大的fbb。這些電容共同作用，以實(shí)現(xiàn)對(duì)VCO頻率不同程度的調(diào)節(jié)。

2.4 鎖定檢測(cè)模塊

鎖定檢測(cè)模塊的電路圖結(jié)構(gòu)如圖9所示。二分頻恢復(fù)時(shí)鐘clk_div和參考時(shí)鐘clk_ref分別與2個(gè)D觸發(fā)器的clk和D端連接，經(jīng)過(guò)“同或”邏輯門的輸出Vcont能夠反映2個(gè)時(shí)鐘信號(hào)的頻差或相差關(guān)系。當(dāng)二者具有較大的頻率差時(shí)，Vcont輸出為高電平；當(dāng)二者無(wú)頻率差較小或僅存在相位差時(shí)，Vcont輸出為低電平。V_bb0和V_bb1是圖7中比例通路的2路控制信號(hào)，Vcont與V_bb0和V_bb1經(jīng)過(guò)“與”邏輯門輸出分別為V_bb0*和V_bb1*，用于控制VCO中大電容陣列C5～C8。

鎖定檢測(cè)模塊的功能分析如下。當(dāng)clk_div和clk_ref存在較大頻差時(shí)，CDR處于未鎖定狀態(tài)，Vcont處于高電平狀態(tài)，V_bb0*和V_bb1*的輸出取決于V_bb0和V_bb1，VCO中大電容陣列C5～C8和小電容陣列C1～C4同時(shí)被接入，使fbb值變大，能夠達(dá)到縮短鎖定時(shí)間的作用；當(dāng)clk_div和clk_ref頻差較小或僅存在相位差時(shí)，CDR接近或已經(jīng)進(jìn)入鎖定狀態(tài)，Vcont處于低電平狀態(tài)，V_bb0*和V_bb1*的輸出為低，大電容陣列C5～C8未被接入，VCO中僅有小電容陣列C1～C4被接入，使fbb值變小，能夠?qū)崿F(xiàn)恢復(fù)時(shí)鐘的的較低抖動(dòng)。

圖9 鎖定檢測(cè)模塊

對(duì)鎖定檢測(cè)模塊在2種不同情況下進(jìn)行仿真。如圖10(a)所示，當(dāng)clk_div與clk_ref存在頻率差時(shí)，Vcont輸出結(jié)果為高電平，如圖10(b)所示，clk_div與clk_ref無(wú)頻率差，僅存在相位差，Vcont輸出結(jié)果為低電平。

圖10 鎖定檢測(cè)模塊的仿真

3 仿真結(jié)果

本文采取TSMC65nm工藝，利用Cadence Virtuoso設(shè)計(jì)該時(shí)鐘數(shù)據(jù)恢復(fù)電路的版圖，面積為如圖11所示。其中標(biāo)號(hào)1處為CP，標(biāo)號(hào)2處為二進(jìn)制鑒相器，標(biāo)號(hào)3處為鎖定檢測(cè)模塊，標(biāo)號(hào)4處為buffer，標(biāo)號(hào)5處為相位插值器，標(biāo)號(hào)6為VCO。

圖11 芯片版圖

本文仿真了在不同比例通路增益fbb的情況下環(huán)路的性能參數(shù)，如表2所示。其中，方案3使用了鎖定檢測(cè)判別技術(shù)，可以切換使用2組電容陣列，達(dá)到快速鎖定。

表2 本文CDR的性能參數(shù)

現(xiàn)在向本CDR發(fā)送28 Gb/s 非歸零碼數(shù)據(jù)。圖12給出了3種方案從發(fā)送數(shù)據(jù)開(kāi)始到環(huán)路進(jìn)入鎖定狀態(tài)的過(guò)程中，VCO的控制電壓和恢復(fù)時(shí)鐘眼圖抖動(dòng)值的測(cè)量結(jié)果：方案1僅使用小的電容陣列C1～C4，對(duì)應(yīng)的比例通路增益值fbb約為50 MHz。此方案鎖定時(shí)間約為600 ns，恢復(fù)時(shí)鐘抖動(dòng)的峰峰值約為2.463 ps；方案2僅使用大的電容陣列C5～C8，對(duì)應(yīng)的比例通路增益值fbb約為100 MHz。此方案鎖定時(shí)間約為400 ns，恢復(fù)時(shí)鐘抖動(dòng)的峰峰值約為4.223 ps；方案3在環(huán)路中引入了鎖定檢測(cè)模塊，可根據(jù)VCO的輸出頻率與其中心頻率偏差值輸出高電平或低電平，以達(dá)到切換使用大、小2組電容陣列的目的。由仿真結(jié)果可知，未引入鎖定檢測(cè)模塊前，環(huán)路的鎖定時(shí)間和恢復(fù)時(shí)鐘的抖動(dòng)值需要相互折衷，二者無(wú)法同時(shí)達(dá)到最優(yōu)；但在引入鎖定檢測(cè)模塊后，環(huán)路鎖定時(shí)間約為400 ns，恢復(fù)時(shí)鐘抖動(dòng)的峰值約為2.514 ps，能夠在不犧牲恢復(fù)時(shí)鐘抖動(dòng)性能的前提下，使環(huán)路以較快的速度進(jìn)入鎖定狀態(tài)，說(shuō)明這種方法能夠兼顧前2種方案各自的優(yōu)勢(shì)。

圖13是鎖定檢測(cè)模塊的控制信號(hào)Vcont隨時(shí)間變化的圖像。在環(huán)路鎖定之前，其輸出常處于高電平狀態(tài)，以確保2組電容陣列同時(shí)工作。此時(shí)，比例通路增益值fbb達(dá)到150 MHz，能夠有效縮短環(huán)路的鎖定時(shí)間；當(dāng)環(huán)路接近鎖定及鎖定之后，其輸出為低電平，使大電容陣列斷開(kāi)，比例通路增益值fbb重新回到50 MHz。此時(shí)，環(huán)路能夠產(chǎn)生低抖動(dòng)的時(shí)鐘信號(hào)。

圖12 VCO的控制電壓和時(shí)鐘抖動(dòng)的測(cè)量

圖13 鎖定檢測(cè)模塊的輸出

4 結(jié)語(yǔ)

本文設(shè)計(jì)了一種應(yīng)用于28 Gb/s 非歸零碼接收機(jī)的CDR，該CDR應(yīng)用了鎖定檢測(cè)模塊，可根據(jù)環(huán)路的鎖定情況輸出不同電平，以達(dá)到控制比例通路增益值fbb的目的，有效解決了環(huán)路鎖定時(shí)間和恢復(fù)時(shí)鐘抖動(dòng)性能難以兼顧的問(wèn)題，使環(huán)路同時(shí)具備低抖動(dòng)、快速鎖定的優(yōu)秀性能。相比于低抖動(dòng)的方案1，鎖定時(shí)間得到了縮短；相比于快速鎖定的方案2，在保證鎖定時(shí)間基本一致的情況下，使恢復(fù)時(shí)鐘的抖動(dòng)值被大大降低。