郭凱樂，王和明，劉 濤，陸德超

(空軍工程大學(xué)防空反導(dǎo)學(xué)院，西安, 710051)

高速串行接口(Serializer and Deserializer，SerDes)作為芯片間、背板間、機(jī)柜間和系統(tǒng)間的高速數(shù)據(jù)傳輸核心模塊，其性能已經(jīng)成為制約現(xiàn)代電子信息系統(tǒng)發(fā)展的關(guān)鍵因素[1-2]。時鐘數(shù)據(jù)恢復(fù)電路(Clock and Data Recovery, CDR)作為高速串行接口中接收端同步數(shù)據(jù)的核心模塊，其恢復(fù)時鐘的抖動性能直接影響SerDes的誤碼率[3-4]。相比于模擬鎖相環(huán)型CDR，相位插值器(Phase Interpolator,PI)型CDR采用數(shù)字濾波器和數(shù)字碼實現(xiàn)時鐘相位控制，在芯片面積、功耗和工藝易移植方面有非常大的優(yōu)勢，因此得到廣泛應(yīng)用[5-7]。然而PI型CDR最大的挑戰(zhàn)是PI輸入控制碼和輸出相位關(guān)系的線性度，它的性能會直接影響CDR的恢復(fù)時鐘的抖動性能，進(jìn)而影響誤碼率[8-9]。文獻(xiàn)[10]采用了傳統(tǒng)等值尾電流源陣列的相位插值器，其數(shù)學(xué)模型上固有的非線性因素導(dǎo)致相位插值器調(diào)節(jié)精度較低，恢復(fù)時鐘的抖動較大。為了解決該線性度問題，文獻(xiàn)[11]采用2個對稱的相位插值器，對其輸出進(jìn)行平均來提升輸出相位的線性度，但雙相位插值器結(jié)構(gòu)增加了電路的功耗、面積以及設(shè)計的復(fù)雜度。文獻(xiàn)[12]采用8個相位間隔為45°的時鐘，經(jīng)4個相位選擇器后輸入2個相同的相位插值器，不僅結(jié)構(gòu)復(fù)雜，且時鐘信號時序緊張，不適用于高速CDR。

本文設(shè)計了一種新型非等值電流源的相位插值器，在研究傳統(tǒng)相位插值器非線性產(chǎn)生機(jī)理的基礎(chǔ)上，根據(jù)相位插值器輸出時鐘相位與尾電流源權(quán)重的反函數(shù)關(guān)系，計算出尾電流源陣列中每個電流源的精確設(shè)計比例，有效提高了控制信號與輸出時鐘相位的線性度。該技術(shù)克服了傳統(tǒng)等值電流源相位插值器理論上固有的非線性因素，采用一個相位插值器，避免了雙插值器設(shè)計的高功耗結(jié)構(gòu)，采用2對正交的差分信號，最大程度上緩解了時序緊張問題，是一種非常適合高速CDR的高線性度相位插值器。

1 非等值電流源相位插值型CDR接收機(jī)系統(tǒng)架構(gòu)

圖1給出了本文設(shè)計的PI型CDR接收機(jī)系統(tǒng)架構(gòu)。該CDR接收機(jī)采用1/4速率架構(gòu)，主要包括相位插值器、采樣器和相位追蹤控制電路。為了降低系統(tǒng)功耗，CDR的高頻部分采用CML電路設(shè)計，相位追蹤控制電路采用標(biāo)準(zhǔn)的CMOS數(shù)字電路實現(xiàn)。該CDR的工作過程如下：本地時鐘經(jīng)1/2分頻器后輸出I、Q 2路正交的差分信號IP、IN和QP、QN，經(jīng)相位插值器插值后生成IP*、IN*和QP*、QN*，產(chǎn)生八相采樣時鐘，8個時域交織采樣器利用這八相1/4速率時鐘，對輸入的高速數(shù)據(jù)進(jìn)行采樣，得到4路數(shù)據(jù)信息流和4路沿信息流。受到數(shù)字電路運(yùn)行速度的限制，將這8路信息流經(jīng)分接器降速，得到32路對齊的信息流[13]。通過鑒相，得到16個超前/滯后/保持信號，送入濾波器。將濾波器輸出的高7位通過編碼器產(chǎn)生相位控制碼，經(jīng)相位插值器對應(yīng)調(diào)整八相時鐘的采樣位置，使得數(shù)據(jù)采樣沿位于數(shù)據(jù)位的中間,保證最佳采樣[14]。

圖1 PI型CDR接收機(jī)系統(tǒng)架構(gòu)

2 相位插值器的理論分析

2.1 相位插值器的原理

相位插值器是PI型CDR中的關(guān)鍵模塊，其輸入控制碼和輸出時鐘相位關(guān)系的線性度會直接影響CDR的動態(tài)特征，當(dāng)輸入數(shù)據(jù)與本地時鐘存在頻率差時，會影響它的時鐘抖動[15-18]。因此，高線性度的相位插值器的設(shè)計是高性能PI型CDR的關(guān)鍵因素之一。

相位插值器最重要的特征是單調(diào)、線性的傳輸特性。從理論上講，相位插值器的輸出相位應(yīng)與輸入控制碼呈一次線性函數(shù)關(guān)系：

φout=kPIn(0≤n≤N,0≤φout≤2π)

(1)

式中：kPI為相位插值器的增益；n為控制碼。式(1)表明，當(dāng)n從0增加到N，輸出相位從0增加到2π，若kPI保持不變，則φout與n的關(guān)系曲線就是單調(diào)線性的。

由于2個非線性相關(guān)的向量可以張成整個平面，因此2個非線性相關(guān)的輸入時鐘信號c1和c2合成時鐘的相位就可遍歷0到2π。設(shè)c1=sin(ωt)，c2=sin(ωt+φd)，其中ω是輸入時鐘的角頻率，φd是輸入時鐘的相位差，c1的相位為0。c1和c2的權(quán)重系數(shù)分別為A1和A2。相位插值器通過輸入時鐘在不同權(quán)重下的線性組合來輸出不同相位的時鐘，從而實現(xiàn)相位插值的功能[7]。相位插值器的輸出信號可以表示為：

Vout=A1sin (ωt)+A2sin (ωt+φd)

(2)

將0到2π分為4個象限，每個象限關(guān)系等價，因此選擇第一象限進(jìn)行分析，A1，A2滿足：A1+A2=1，0<(A1，A2)<1[15]。令a=A1+A2cosφd，b=A2sin (φd)，則式(2)可改為：

(3)

由式(3)可知輸出的相位和幅度是由A1、A2和φd決定的。其中：

(4)

(5)

文獻(xiàn)[19～22]表明，90°相位差可以實現(xiàn)PI復(fù)雜度和線性度的折中，因此取φd為π/2，則式(4)和式(5)可以改寫為：

(6)

(7)

由式(7)可知，PI輸出時鐘的相位是A1、A2的反三角函數(shù)。

2.2 傳統(tǒng)等值電流源型相位插值器

圖2為傳統(tǒng)等值電流源型相位插值器結(jié)構(gòu)，輸入晶體管M1、M2、M3、M4的尺寸均相同，負(fù)載R1、R2相等，且等于R，輸入信號為2對正交的差分信號VIP、VQP、VIN、VQN，其相位分別為0°、90°、180°、270°。相位插值器對這2對時鐘進(jìn)行相位插值，可得到相位介于二者之間的恢復(fù)時鐘[16]。通過改變這2個差動對的尾電流可以調(diào)整恢復(fù)時鐘的相位[17]。

圖2 傳統(tǒng)等值電流源型相位插值器結(jié)構(gòu)

由圖2可得輸出電壓：

Vout=AvIVIP+AvQVQP

(8)

由半邊電路法可求得：

(9)

(10)

聯(lián)立式(7)(9)(10)可得：

(11)

式中相關(guān)參數(shù)符號定義見文獻(xiàn)[17]。

輸出相位如圖3所示。

圖3 輸出向量示意圖

由式(11)可知，φout大小僅由Q通路與I通路晶體管寬長比與電流之積平方根的比值決定，這樣輸出相位基本不隨溫度的變化而變化。這種結(jié)構(gòu)的尾電流由16個等值電流源陣列組成，通過控制各支路尾電流源的比例來改變輸出信號的相位，每個電流源的電流大小為：

(12)

電流源采用長溝道器件，因此式(12)中由溝道調(diào)制效應(yīng)引起的λVDS部分可忽略。因為電流源的源極直接接地，因此由源極和基底之間的電壓Vsb產(chǎn)生的體效應(yīng)對VTH的影響也可忽略，而VGS由Vbias統(tǒng)一提供，因此式(12)中的(VGS-VTH)2部分相同。

根據(jù)上述分析可得：

(13)

把式(13)帶入式(11)可得：

(14)

式中相關(guān)符號定義見文獻(xiàn)[10]。

對于上述的等值電流源陣列型PI，Q路尾電流源權(quán)重系數(shù)AvQ與PI溫度控制碼n成線性關(guān)系(AvQ=n/16)。由式(14)可得傳統(tǒng)等值電流源陣列型PI、理想PI溫度控制碼n與輸出相位φout之間的關(guān)系見圖4。

圖4 PI線性度的MATLAB傳真結(jié)果

由于4個象限的結(jié)果一致[6-7]，因此這里只給出了第一象限中傳統(tǒng)等值電流源陣列型PI和理想PI的n與φout之間的MATLAB仿真曲線。從數(shù)值仿真結(jié)果可知，等值電流源結(jié)構(gòu)PI的線性度與理想PI線性度仍然有較大程度的偏離,而非線性問題會惡化CDR恢復(fù)時鐘抖動性能，當(dāng)時鐘速率提高后甚至?xí)斐蓢?yán)重的誤碼，因此要對等值電流源PI進(jìn)行線性度改進(jìn)，使曲線趨近于理想直線。

3 基于非等值電流源陣列的高線性度相位插值器設(shè)計

3.1 非等值電流源補(bǔ)償算法

根據(jù)上述分析，對插值器的線性化改進(jìn)的目的是使PI溫度控制碼n與輸出信號相位φout呈線性控制關(guān)系，n通過改變插值器的尾電流源的權(quán)重來調(diào)節(jié)相位。若將n與AvQ的函數(shù)關(guān)系用AvQ=g(n)表示，φout與AvQ的函數(shù)關(guān)系用φout=f(AvQ)表示，則φout與n的函數(shù)關(guān)系為：

φout=f[g(n)]

(15)

因此我們的目標(biāo)是找出式(15)中使φout與n呈線性函數(shù)的AvQ=g(n)，并通過電路實現(xiàn)。因為n、AvQ、φout都是離散量，所以只要通過φout=f(AvQ)的反函數(shù)AvQ=f-1[φout]計算出0°到90°內(nèi)均勻變化的16個φout值所對應(yīng)的AvQ值，就可以反推出所需的非線性函數(shù)AvQ=g(n)[12]。具體實現(xiàn)時，保持總的尾電流源值不變，按照所得的AvQ=g(n)確定出16個電流源的具體值，便可確定電流源晶體管的尺寸。

由于Q路占總電流的比重系數(shù)為AvQ，I路占總電流的比重為AvI=1-AvQ，則式(14)改寫為：

(16)

其反函數(shù)為：

(17)

把φout從0°到90°分成16等分，讓φout與PI溫度控制碼成線性關(guān)系，可求得每個PI溫度控制碼對應(yīng)的權(quán)重系數(shù)AvQ，如圖5所示。

圖5 PI溫度控制碼n與Q路尾電流源權(quán)重系數(shù)

3.2 非等值電流源陣列型高線性度PI電路設(shè)計

當(dāng)φd=90°，N=16時，傳統(tǒng)等值電流源結(jié)構(gòu)中，每個電流源電流的大小占總電流的比例相等，均為6.25%，按照本文的算法，在保持總的尾電流值不變的情況下，根據(jù)圖5計算出的權(quán)重系數(shù)，可得到每個電流源電流占總電流的比例關(guān)系以及晶體管的寬度尺寸見表1。

如圖6所示，本文設(shè)計的非等值電流源陣列型相位插值器由4個差分對組成。

R1、R2為負(fù)載電阻且阻值相等，每個差分對管下面是由16個開關(guān)控制的非等值并聯(lián)電流源，電流源尺寸參數(shù)按照表1設(shè)計。通過信號IG、QG、BIT 1～16控制電流源打開或關(guān)閉來確定相位插值后輸出時鐘的象限和相位。若將IP支路視為X軸的正半軸，則QP支路可視為Y軸的正半軸。同一時刻IP支路和IN支路、QP支路和QN支路均只有一個支路工作，選擇不同的支路，就可以輸出不同象限的相位，比如IN支路和QN支路工作，則相位插值器工作在第三象限，然后通過改變IP支路和QP支路的開關(guān)狀態(tài)，就可以改變輸出相位大小。在相位插值器工作過程中，同時只能有16個開關(guān)打開，這樣就可保障相位插值器的總電流在任何狀態(tài)都不會發(fā)生變化。

表1 電流源晶體管寬度取值

圖6 本文非等值電流源陣列型PI電路結(jié)構(gòu)

4 后端仿真結(jié)果

本文采用CMOS 65 nm工藝進(jìn)行了整體電路設(shè)計，工作電壓1.2 V，CDR芯片面積1.6×1.3 mm2，結(jié)構(gòu)圖見圖7。

為了對比改進(jìn)前后效果，在本地時鐘為5.5 GHz時對電路進(jìn)行仿真。圖8(a)給出了采用傳統(tǒng)等值電流源陣列相位插值器輸出信號的眼圖，圖中每條曲線對應(yīng)相位控制碼的輸出結(jié)果。輸出信號過直流點的時間間隔反映其相位調(diào)整的步長。由圖8(a)可知，改進(jìn)前輸出信號過直流點最大時間間隔為4.709 ps，與理想特性的誤差為(4.709-2.84)/2.84=65.8%。

本文采用的非等值電流源陣列相位插值器仿真結(jié)果見圖8(b)。改進(jìn)后輸出信號過直流點最大時間間隔為3.144 ps，與理想特性的誤差為(3.144-2.84)/2.84=10.7%，線性度提高了55.1%。

圖7 本文設(shè)計的接收機(jī)電路結(jié)構(gòu)

圖8 改進(jìn)前后PI輸出時鐘眼圖對比

圖9給出了改進(jìn)前后PI的線性度曲線擬合對比。

圖9 PI線性度的電路后仿結(jié)果

輸出線性度決定相位插值器引入的額外抖動，是相位插值器的重要技術(shù)指標(biāo)，主要通過微分非線性(Differential Non-Linearity，DNL)和積分非線性(Integral Non-Linearity，INL)來衡量。圖10為PI在不同工藝角下INL和DNL與控制碼的后仿曲線。由圖可知，本文設(shè)計PI的DNL絕對值最大不超過0.42 LSB,INL絕對值最大不超過0.87 LSB。而傳統(tǒng)PI的INL理論最大值為1.69 LSB[10]，因此，相比于傳統(tǒng)結(jié)構(gòu)的PI，本文設(shè)計PI的線性度有了大幅提高。

圖10 不同工藝角下PI的INL和DNL

本文相位插值器的參數(shù)在表2中進(jìn)行了匯總，并與相關(guān)參考文獻(xiàn)進(jìn)行對比。

表2 相位插值器的性能對比

從表2中可以看出，采用本文設(shè)計的非等值電流源后，相位插值器的線性度得到了很大的提升。

考慮到版圖和制程中器件的匹配度，對改進(jìn)后的相位插值器進(jìn)行了蒙特卡洛仿真，對尾電流管的寬度、長度、柵氧層厚度和閾值電壓的失配度呈平均值為0、標(biāo)準(zhǔn)差為1的高斯分布時進(jìn)行100次仿真，結(jié)果見圖11。從圖可以看出，相位插值器的控制碼和輸出相位能夠保持很好的線性度，消除器件不匹配的影響。

圖11 插值器線性度的蒙特卡洛仿真結(jié)果

為了進(jìn)一步驗證該技術(shù)，本文對22 Gb/s的接收機(jī)進(jìn)行了最大頻差的對比仿真驗證。根據(jù)CEI標(biāo)準(zhǔn)，收發(fā)機(jī)的最大頻差容限小于200 ppm，因此設(shè)定接收數(shù)據(jù)速率為22.004 4 Gb/s(與22 Gb/s數(shù)據(jù)頻差為+200 ppm)，本地時鐘速率為5.5 GHz，仿真結(jié)果見圖12，從圖中可以看出，改進(jìn)前時鐘的抖動為8.9 ps，改進(jìn)后時鐘抖動為6.9 ps，恢復(fù)時鐘的抖動性能提高了22.5%。

圖12 改進(jìn)前后PI控制碼及恢復(fù)時鐘抖動對比

5 結(jié)語

本文設(shè)計了一種基于非等值電流源陣列技術(shù)的高線性度相位插值器。該技術(shù)在分析相位插值器輸入控制碼和輸出相位插值器產(chǎn)生非線性機(jī)理的基礎(chǔ)上，通過計算相位插值器輸出時鐘相位與尾電流源權(quán)重的反函數(shù)關(guān)系，精確設(shè)計了相位插值器中尾電流源陣列參數(shù)，實現(xiàn)了高速率下相位插值器的高線性度關(guān)系，有效提高了相位插值器的線性度。采用65 nm CMOS工藝設(shè)計了一款基于本文線性相位插值器的22 Gb/s SerDes接收機(jī)。仿真結(jié)果表明：傳統(tǒng)等值電流源結(jié)構(gòu)相位插值器的最大相位誤差為65.8%，本文設(shè)計的線性相位插值器的最大相位誤差僅為10.7%，線性度提高了55.1%；CDR恢復(fù)出的時鐘抖動從8.9 ps降低到6.9 ps，抖動性能提高了22.5%。