王梓淇 王永順 陳昊

摘? 要： 基于SMIC 0.13 μm CMOS工藝，設(shè)計(jì)一款納瓦級(jí)功耗的全CMOS帶隙基準(zhǔn)電路。該電路由全CMOS電路實(shí)現(xiàn)，避免使用三極管和電阻，實(shí)現(xiàn)了節(jié)省芯片面積的目的。晶體管工作在三極管區(qū)和亞閾值區(qū)，大幅降低了功耗。Cadence仿真結(jié)果表明：在-20～100 ℃范圍內(nèi)，溫度系數(shù)為31 ppm/℃;在電源電壓1.2～3.3 V的變化范圍內(nèi)，電源電壓漂移系數(shù)為0.42%/V。參考電源電壓下，電路的電源抑制比（PSRR）達(dá)到51.7 dB@100 Hz;室溫下，電路總靜態(tài)電流為22.8 nA，功耗為27.4 nW@1.2 V;該電路可調(diào)節(jié)性強(qiáng)，適用于低功耗芯片中。

關(guān)鍵詞： 全CMOS; 帶隙基準(zhǔn); 基準(zhǔn)電壓源; 電路設(shè)計(jì); 超低能耗; Cadence仿真

Abstract： A nava?level power?consumption full?CMOS band?gap reference circuit is designed based on SMIC 0.13 μm CMOS technology. The circuit is realized by full?CMOS circuit， and the use of BJTs and resistances has been avoided， and the chip area has been saved. The transistor works in the triode region subthreshold region， which greatly reduces the power consumption. The Cadence simulation results show that the temperature coefficient is 31 ppm /℃ when the temperature ranges from -20 ℃ to 100 ℃. The drift coefficient of power supply voltage is 0.42%/V within its range from 1.2 V to 3.3 V. The circuit′s PSRR can reach 51.7 dB@ 100 Hz under the reference voltage. At room temperature， the total quiescent current of the circuit is 22.8 nA， and the power consumption is 27.4 nW@1.2 V. This circuit has strong adjustability and is suitable for the low?power consumption chip.

Keywords： full CMOS; band?gap reference; reference voltage source; circuit design; ultra?low power consumption; Cadence simulation

帶隙基準(zhǔn)電路是每個(gè)模擬電路的核心組成部分之一。帶隙基準(zhǔn)的輸出電壓要求不隨電源電壓的變化而變化，為后續(xù)模塊提供穩(wěn)定的輸入電壓和電流?？纱┐骷呻娐窇?yīng)用非常廣泛，小到智能手表，大到人體肢體助力機(jī)器人應(yīng)用的興起。集成電路設(shè)計(jì)對(duì)帶隙基準(zhǔn)電路提出了更低的功耗、更高的穩(wěn)定性等要求[1]。

帶隙基準(zhǔn)的應(yīng)用非常廣泛，如在AD/DA，DC?DC，LDO等集成芯片中，在設(shè)計(jì)上可大致分為兩大類：全CMOS帶隙基準(zhǔn)和非全CMOS帶隙基準(zhǔn)。本文提出一款全CMOS帶隙基準(zhǔn)，不包含三極管（BJTs）和電阻（Resistances）。 隨著工藝的進(jìn)步，工藝尺寸越來(lái)越小，晶體管啟動(dòng)所需要的閾值電壓（[VTH]）也隨之降低，但是亞閾值電壓變化范圍較大，給設(shè)計(jì)帶來(lái)了一定的難度。

如今很多晶體管和電路結(jié)構(gòu)不再需要1.2 V的基準(zhǔn)電壓，在這樣的趨勢(shì)下，全CMOS帶隙基準(zhǔn)電壓源得到迅速發(fā)展。這種結(jié)構(gòu)大幅減小了芯片面積，節(jié)約成本。本設(shè)計(jì)基于SMIC 0.13 μm工藝，實(shí)現(xiàn)了良好的溫漂系數(shù)及超低功耗。

1? 電路設(shè)計(jì)

本次設(shè)計(jì)的電路結(jié)構(gòu)如圖1所示，包括啟動(dòng)電路[2]和帶隙基準(zhǔn)核心電路。

啟動(dòng)電路是使電路進(jìn)入正常工作狀態(tài)的必要組成部分，由晶體管PM1，PM2和NM1構(gòu)成。主體基準(zhǔn)電壓核心電路由晶體管PM3～PM7和NM2～NM10構(gòu)成。

1.1? 亞閾值區(qū)工作原理

MOS管在亞閾值區(qū)的工作狀態(tài)是柵源電壓（[VGS]）小于閾值電壓（[VTH]），即：

式中：[μ]是載流子遷移率;[Cox]是柵氧層電容;[VT]是熱電壓，表示為[VT=kBTq]，[kB]是玻爾茲曼常數(shù)，[q]是電荷數(shù)，[T]是絕對(duì)溫度[3]。當(dāng)[VDS]約為[VT]的3倍時(shí)，[exp-VDS VT≈0] ，亞閾值電流[I]可以簡(jiǎn)化為：

1.2? 核心電路工作原理

完整的電路已在圖1給出，由啟動(dòng)電路和核心電路組成，下面是核心電路的原理分析。基準(zhǔn)電壓產(chǎn)生的電路由一個(gè)PTAT電流電路和負(fù)載電路構(gòu)成，其中PM3～PM5和NM2～NM7是PTAT電路，PM6～PM7和NM8～NM10是負(fù)載電路。特別是NM3工作在三極管區(qū)（強(qiáng)反型），其[VDS_NM3?VGS_NM3 -VTH]。此時(shí)，NM3作為一個(gè)可調(diào)電阻使用，從而調(diào)節(jié)正向電壓的最大值。其余晶體管全部工作在亞閾值區(qū)，實(shí)現(xiàn)納安級(jí)電流，流經(jīng)NM3的電流為[Ia]。為保證實(shí)現(xiàn)電路工作正常，NM2和NM4～NM7為NM3提供[VDS_NM3]，表達(dá)式為：

有源負(fù)載電路由NM8～NM10組成，其中NM8為NM3提供偏置電壓，NM9和NM10用于調(diào)節(jié)負(fù)向輸出電壓。PM6和PM7為電流鏡電路，用于鏡像電流[Ia]。需要調(diào)整[KP6]和[KP7]，得到合理的[KP6KP3]和[KP7KP3]，使得NM8工作在飽和區(qū)。NM8的電流[INM8]根據(jù)上述原理，可以得到：

1.3? 啟動(dòng)電路工作原理

在圖1中將PM1的柵極接地，漏極接NM1的柵極，將NM1作為電容使用，所以晶體管面積略大，但比直接使用電容要節(jié)省面積[1?2]。電路工作之初，PM1的柵電壓為0，隨后PM1導(dǎo)通，PM2開始工作，基準(zhǔn)電路開始工作，即PM2的漏極給PM3一個(gè)啟動(dòng)電流，隨后PM1關(guān)斷。此時(shí)NM1的柵極電壓由于PM1的充電，已增大到VDD，因此啟動(dòng)電路的兩個(gè)PMOS晶體管截止，啟動(dòng)電路不再工作。

2? 結(jié)果分析

本設(shè)計(jì)基于SMIC 0.13 μm CMOS工藝，采用Cadence Spectre進(jìn)行仿真。圖2～圖4是輸出電壓[VREF]的溫度特性曲線（TC）、電源電壓漂移系數(shù)和PSRR的仿真結(jié)果。由圖2的仿真結(jié)果，計(jì)算得到了-20～100 ℃的溫度范圍內(nèi)溫漂系數(shù)為31 ppm/℃，基準(zhǔn)電壓為510 mV。圖3中，在1.2～3.3 V的電源電壓范圍內(nèi)，電源電壓漂移系數(shù)為0.42%/V。

圖4展示了基準(zhǔn)電路的PSRR，在低頻下為51.7 dB@100 Hz。表1列舉了4篇主要參考文獻(xiàn)的結(jié)果對(duì)比，實(shí)現(xiàn)了納瓦級(jí)的超低功耗和良好的溫漂。

3? 結(jié)? 論

本文設(shè)計(jì)的電路結(jié)構(gòu)實(shí)現(xiàn)了超低功耗和良好的溫漂系數(shù)，這種基準(zhǔn)電壓電路可應(yīng)用于各種超低功耗芯片中。在-20～100 ℃范圍內(nèi)，帶隙溫漂系數(shù)為31 ppm/℃;電源電壓在1.2～3.3 V變化范圍內(nèi)時(shí)，電源電壓漂移系數(shù)為0.42%/V。參考電源電壓下，PSRR達(dá)到51.7 dB@100 Hz。室溫下，靜態(tài)電流為22.8 nA，功耗為27.4 nW@1.2 V。

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