吳超 王成群 徐偉強 朱升宏 賈宇波

摘 要：EtherCAT作為高性能工業(yè)以太網的代表，憑借其低延遲、高速率、高吞吐率等特點在工業(yè)自動化領域得到了廣泛應用。針對目前EtherCAT從站需要依賴國外專用從站控制器芯片以保證網絡性能的問題，提出一種使用FPGA芯片代替專用從站控制器芯片的EtherCAT從站軟硬件方案。利用示波器測量EtherCAT從站的各項性能，測試結果表明，該設計方案與其它采用專用控制器芯片的EtherCAT從站方案相比，可提高EtherCAT網絡的實時性能，減小通信周期抖動。該方案降低了EtherCAT從站實現(xiàn)成本，且擁有自主知識產權，可滿足工業(yè)通信高實時性、低時延的要求。

關鍵詞：工業(yè)以太網;通信協(xié)議;EtherCAT;FPGA

DOI：10. 11907/rjdk. 192575 開放科學（資源服務）標識碼（OSID）：

中圖分類號：TP319文獻標識碼：A 文章編號：1672-7800（2020）007-0011-04

The Design of EtherCAT Slave Module Based on FPGA

WU Chao1，WANG Cheng-qun1，XU Wei-qiang1，ZHU Sheng-hong2，JIA Yu-bo1

（1. School of Information， Zhejiang Sci-Tech University;2.H3C Co.， Ltd.， Hangzhou 310018，China）

Abstract： As the representative of high performance industrial ethernet， EtherCAT has been widely used in the field of industrial automation due to its low latency， high speed and high throughput. Aiming at the current situation that EtherCAT slave station needs to rely on foreign special slave controller chips to ensure network performance， this paper proposes a hardware and software scheme of EtherCAT slave station using FPGA chips instead of special slave controller chips. The performance of the EtherCAT slave station is measured by an oscilloscope. The test results show that the design scheme can improve the real-time performance of the EtherCAT network and reduce the jitter of the communication cycle compared with other EtherCAT slave station schemes using dedicated controller chips. This scheme reduces the implementation cost of EtherCAT slave station and has independent intellectual property rights， which meets the requirements of high real-time and low delay in industrial communications.

Key Words： industrial Ethernet; communication protocol; EtherCAT; FPGA

0 引言

隨著自動化產業(yè)的發(fā)展，傳統(tǒng)現(xiàn)場總線技術由于帶寬及其利用率的問題已無法滿足現(xiàn)代工業(yè)自動化的需要，因此被稱為第二代工業(yè)網絡的實時以太網受到越來越多的關注。隨著工業(yè)4.0的提出，以太網與工業(yè)自動化結合得更為緊密。目前，實時以太網憑借其成熟的特性已成為工業(yè)自動化領域不可或缺的技術[1-3]。

EtherCAT作為高性能工業(yè)以太網的代表，以其高速、實時性、低成本、拓撲靈活等優(yōu)勢得到了快速發(fā)展，已成為工業(yè)控制領域流行的工業(yè)以太網解決方案。許多學者針對EtherCAT網絡作了大量研究，其中對于EtherCAT從站的研究最為普遍。如參考文獻[4]選用德國倍福公司的專用從站控制器芯片ET1100，提出一種基于ARM Cortex-M0微處理器的從站設計方案;參考文獻[5]在其基礎上提出一種獨立的EtherCAT從站模塊設計方案，并將其應用于多軸閉環(huán)步進電機驅動中;參考文獻[6]選用德國倍福公司的專用從站控制器芯片ET1200，提出一種將EBUS接口電路應用于EtherCAT從站模塊中的設計方案;參考文獻[7]提出一種基于專用從站控制器芯片ET1100與多核DSP的EtherCAT從站方案，該方案相較于現(xiàn)成商用從站的實時性具有較大提升。

然而，目前幾乎所有EtherCAT從站都需要使用國外專用控制器芯片或硬件電路保證網絡性能，使用較多的控制器芯片有德國倍福公司的ET1100和ET1200等。針對這種情況，? ?本文在研究EtherCAT通信協(xié)議的基礎上，提出一種基于FPGA的EtherCAT從站設計方案，利用FPGA作為主控制器實現(xiàn)專用控制器芯片在EtherCAT通信中的功能。通過自己搭建的EtherCAT主從站測試數(shù)據(jù)精確度，示波器測試結果表明，主從站設備實時性良好，網絡抖動小。本文設計方案擁有自主知識產權，擺脫了對國外專用芯片和技術的依賴，可為將來我國不同工業(yè)應用場合搭建低成本EtherCAT主從站提供參考。

1 EtherCAT協(xié)議

EtherCAT遵循開放系統(tǒng)互聯(lián)模型，主要分為物理層、數(shù)據(jù)鏈路層和應用層3層。物理層為信號傳輸提供物理鏈路，數(shù)據(jù)鏈路層為相連設備之間的數(shù)據(jù)通信提供支持，應用層對數(shù)據(jù)鏈路層的請求作出反應。EtherCAT采用標準的IEEE802.3以太網幀，其幀類型0x88A4用于與其它類型數(shù)據(jù)幀相區(qū)分。每個EtherCAT子報文都包含報文頭、報文數(shù)據(jù)和工作計數(shù)器3部分[8-12]。工作計數(shù)器記錄被子報文正確尋址的從站數(shù)目，記錄規(guī)則是讀或寫成功時，WKC增加1;讀寫操作成功時，WKC增加3。EtherCAT數(shù)據(jù)幀結構如圖1所示。

EtherCAT采用集總幀的思想，主站發(fā)送一個含有多個子報文的數(shù)據(jù)幀給從站設備后，從站快速取出對應子報文，并將要發(fā)送的數(shù)據(jù)寫入報文中，繼續(xù)轉發(fā)給下一個從站。最后一個EtherCAT從站發(fā)回經處理之后的數(shù)據(jù)幀，通信結束[13-15]。從站設備處理報文數(shù)據(jù)過程如圖2所示，其中Rx與Tx分別代表從站讀取與插入數(shù)據(jù)幀對應子報文的過程。

2 EtherCAT從站設計

EtherCAT技術之所以成為工業(yè)控制領域流行的工業(yè)以太網解決方式，與其優(yōu)異的性能是分不開的。EtherCAT技術采用集束幀技術，采取一種“數(shù)據(jù)列車”的方式進行設計，以及“邊傳輸、邊處理”的方式實現(xiàn)高實時性。目前幾乎所有EtherCAT從站都需要使用國外專用從站控制器芯片以保證網絡性能，本設計使用FPGA作為控制芯片代替ET1100等專用從站控制器芯片在EtherCAT通信中協(xié)議解析中發(fā)揮作用。目前常見的EtherCAT從站設計方案與本文提出的EtherCAT從站設計方案比較如圖3所示。

如何不依賴于專用芯片實現(xiàn)“飛讀飛寫”功能，并轉發(fā)給下一個從站是一大難點。為了解決該問題，本設計將EtherCAT從站控制器功能架構分為：數(shù)據(jù)幀接收模塊、數(shù)據(jù)幀處理模塊、數(shù)據(jù)幀轉發(fā)模塊3部分。為方便數(shù)據(jù)幀管理，需要在EtherCAT從站控制器中設計3個FIFO（First Input First Output）模塊作為緩沖器，分別取名為Rec_fifo、Local_fifo和Tx_fifo。Rec_fifo主要用來存放接收到EtherCAT數(shù)據(jù)幀的所有子報文，Local_fifo主要用來接收當前從站對應子報文中的數(shù)據(jù)，Tx_fifo則用來存放需要轉發(fā)出去的所有子報文。

（1）數(shù)據(jù)幀接收模塊。EtherCAT從站一旦檢測到發(fā)送過來的EtherCAT數(shù)據(jù)幀，即將接收到的數(shù)據(jù)幀作一個初步解析，將所有子報文存入Rec_fifo中。在接收的同時還需要對數(shù)據(jù)幀進行校驗，一旦校驗結果與接收到的FCS不一致，則會舍棄接收到的數(shù)據(jù)幀。數(shù)據(jù)幀接收模塊還有一個重要作用即暫存所有子報文數(shù)量，一旦有一個子報文被讀出，則需要動態(tài)更新剩余子報文數(shù)量。當數(shù)據(jù)幀接收校驗完成后，則等待對子報文的深度解析。

（2）數(shù)據(jù)幀處理模塊。數(shù)據(jù)幀處理模塊對收到的EtherCAT數(shù)據(jù)幀作深度解析。當數(shù)據(jù)幀接收完成后，數(shù)據(jù)幀處理模塊從Rec_fifo中取出第一個子報文頭，從中提取出一些關鍵信息，如子報文攜帶的命令、尋址地址、子報文中的數(shù)據(jù)長度等。判斷尋址地址是否是當前從站，如果是，則根據(jù)子報文頭中的數(shù)據(jù)長度從Rec_fifo中讀出對應數(shù)據(jù)存入到Local_fifo中，接著將重組的子報文頭和從站待發(fā)送的數(shù)據(jù)存入Tx_fifo中;如果不是，則將重組的子報文頭和Rec_fifo中的子報文數(shù)據(jù)直接送入到Tx_fifo中，其間延時很短。報文頭部和數(shù)據(jù)區(qū)處理完成后讀出WKC的值。根據(jù)上文介紹的WKC記錄規(guī)則，根據(jù)子報文頭中的命令對WKC計數(shù)值進行處理后存進Tx_fifo中。至此，第一個子報文即解析完成，根據(jù)數(shù)據(jù)幀接收模塊中的剩余子報文數(shù)量判斷是否還有子報文未讀出。如果有，則按照上述步驟讀取下一個子報文;如果沒有，則等待將新的EtherCAT數(shù)據(jù)幀轉發(fā)給下一個從站。

（3）數(shù)據(jù)幀轉發(fā)模塊。數(shù)據(jù)幀轉發(fā)模塊功能主要是校驗轉發(fā)，一旦數(shù)據(jù)幀深度解析完成后，則將Tx_fifo中所有子報文組成標準的EtherCAT數(shù)據(jù)幀重新進行校驗，并轉發(fā)給下一個從站。

基于FPGA的EtherCAT從站軟件結構如圖4所示，其中RxData表示接收的數(shù)據(jù)，LocalData表示從站本地存儲的數(shù)據(jù)，TxData表示發(fā)送出去的數(shù)據(jù)。根據(jù)上述設計，每個EtherCAT從站只需判斷每個子報文中的地址與自己是否匹配。如果匹配，則取出對應報文數(shù)據(jù)，并將需要發(fā)送的數(shù)據(jù)插入報文中;如果不匹配，則快速讀出數(shù)據(jù)放入發(fā)送緩沖區(qū)中。通過以上設計，再加上FPGA優(yōu)異的性能，可以大大提高EtherCAT從站對數(shù)據(jù)幀的處理速度，具有較強的網絡實時性。

為了驗證基于FPGA的EtherCAT從站性能，本文設計的EtherCAT從站硬件架構如圖5所示。該硬件平臺既可作為EtherCAT的從站，也可作為EtherCAT主站使用。硬件平臺包含F(xiàn)PGA主芯片、百兆以太網收發(fā)器RTL8201、千兆以太網收發(fā)器RTL8211、網絡變壓器、RJ45接口、EEPROM及FLASH存儲器等。

在本文設計的EtherCAT從站硬件結構中，采用FPGA芯片代替了國外專用從站控制器芯片，F(xiàn)PGA選用Altera公司CycloneIV系列芯片EP4CE6E22C8N，晶振頻率為50M。百兆以太網的晶振頻率為25M，千兆以太網晶振頻率為125M。FPGA與百兆以太網之間采用MII接口協(xié)議，F(xiàn)PGA與千兆以太網之間采用GMII接口協(xié)議。本設計中對EtherCAT從站一些固有參數(shù)的配置則是通過IIC協(xié)議寫入EEPROM中。本文設計的基于FPGA的EtherCAT從站硬件實物如圖6所示。

3 EtherCAT從站性能分析與驗證

最小通信周期及抖動是衡量網絡系統(tǒng)實時性能的重要指標，為了測試本文設計的基于FPGA的EtherCAT從站性能，通過示波器測量基于FPGA的EtherCAT主從站最小通信周期及抖動。具體做法為EtherCAT主站發(fā)送兩個16-bit數(shù)據(jù)給單個從站，EtherCAT從站在接收完數(shù)據(jù)后，在報文中插入4個16-bit的數(shù)據(jù)返回給主站。示波器只要測量從EtherCAT主站發(fā)送數(shù)據(jù)幀到接收到從站返回數(shù)據(jù)幀之間的時間間隔，即可得出網絡最小通信周期。一次測量結果如圖7所示。為了避免單次測量的偶然性，又進行了30次測量，30次測量結果如表1所示。經過計算，一主一從的最小通信周期平均值為21.6931μs，通信周期抖動最大值為61.1ns。實驗結果表明，在該實驗方案中，整個EtherCAT網絡實時性強，通信抖動小。

為驗證本文設計的基于FPGA的EtherCAT從站的穩(wěn)定性和可靠性，進行單個主站和3個從站的通信測試，具體做法為主站發(fā)送一個含有4個子報文的數(shù)據(jù)幀，每個子報文攜帶兩個16-bit數(shù)據(jù)，每個從站取出屬于自己的子報文，并在數(shù)據(jù)幀中插入4個16-bit數(shù)據(jù)轉發(fā)給下一個從站，最后一個從站返回實驗結果給主站。一次一主三從的最小通信周期測試結果如圖8所示。為了避免單次測量的偶然性，也進行了30次測量，30次測量結果如表2所示。經過計算，最小通信周期平均值為67.3977μs，通信周期抖動最大值為79.9ns，測量結果符合預期設計要求。

4 結語

目前幾乎所有的EtherCAT從站都需要使用國外專用控制器以保證網絡性能，本文提出一種基于FPGA的從站軟硬件設計方案，利用FPGA芯片代替專用控制器芯片實現(xiàn)對EtherCAT數(shù)據(jù)幀的“飛讀飛寫”功能。實驗結果表明，該設計方案不僅可以大幅降低成本，而且與基于專用控制器芯片搭建的EtherCAT從站相比，實時性更強，可靠性更高，為將來我國擺脫對國外專用芯片的依賴，搭建低成本EtnerCAT從站提供了參考依據(jù)。

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（責任編輯：黃 ?。?/p>