李威 彭端

摘 ?要： 基于置信傳播BP改進的最小和譯碼算法原理，依據(jù)IEEE 802.11ac標準進行QC?LDPC譯碼器IP核的設(shè)計。對傳統(tǒng)BP譯碼算法的校驗節(jié)點更新公式進行優(yōu)化、改進，通過仿真性能對比，采用最小和譯碼算法設(shè)計實現(xiàn)譯碼器。該譯碼器采用串行譯碼結(jié)構(gòu)，可節(jié)省硬件資源和開銷。在Vivado 2016.4集成開發(fā)環(huán)境中通過Xilinx ZYNQ7020 FPGA芯片設(shè)計碼長為648 bit、碼率為1/2的QC?LDPC譯碼器。同時將FPGA實現(xiàn)的譯碼器輸出與計算機仿真結(jié)果進行對比，仿真驗證結(jié)果表明，譯碼器IP核設(shè)計正確合理。

關(guān)鍵詞： IP核設(shè)計; QC?LDPC譯碼器; 最小和譯碼算法; 串行譯碼結(jié)構(gòu); 性能對比; 仿真分析

中圖分類號： TN929.5?34 ? ? ? ? ? ? ? ? ? ? ? ? ? 文獻標識碼： A ? ? ? ? ? ? ? ? ? ? ?文章編號： 1004?373X（2020）12?0027?03

Abstract： On the basis of the principle of the minimum?sum decoding algorithm improved by the confidence propagation BP， the IP core of QC?LDPC decoder is designed according to the IEEE802.11ac standard. The check node update formula of the traditional BP decoding algorithm is optimized and improved. The decoder is designed and implemented by means of the simulation performance comparison and the minimum?sum decoding algorithm. The serial decoding structure is used for the decoder to save hardware resources and overhead. In the Vivado 2016.4 integrated development environment， a QC?LDPC decoder with code length of 648 bit and code rate of 1/2 is designed by means of the Xilinx ZYNQ7020 FPGA chip. The decoder output achieved by FPGA is compared with the computer simulation results. The simulation verification results show that the IP core design of the decoder is correct and reasonable.

Keywords： IP core design; QC?LDPC decoder; minimum?sum decoding algorithm; serial decoding structure; performance contrast; simulation analysis

0 ?引 ?言

LDPC碼是一種特殊的線性分組碼，最早在1962年由Gallager提出。LDPC碼具有接近Shannon限的性能，很多通信標準，如IEEE 802.16e[1?2]，IEEE 802.11ac，IEEE 802.11ad[3]，5G?NR[4]等作為無線信道編碼方案應(yīng)用。在IEEE 802.11ac標準中采用準循環(huán)置換矩陣設(shè)計LDPC碼被稱為QC?LDPC碼[5]。

由于LDPC碼相對Turbo碼具有較低的錯誤平層、硬件實現(xiàn)靈活等優(yōu)勢，成為信道編碼中熱門研究課題。LDPC的概率譯碼算法由Gallager最早提出，置信傳播（BP）[6?7]譯碼算法由該算法發(fā)展而來。由于譯碼算法中大量使用乘法計算，對于硬件實現(xiàn)是一種巨大挑戰(zhàn)。之后對BP算法進行對數(shù)處理，將部分乘法運算轉(zhuǎn)換成為加法運算[8]，這無疑為硬件實現(xiàn)提供了方便。然后對基于對數(shù)域BP譯碼算法的校驗節(jié)點更新公式做進一步改進，得到最小和BP譯碼算法。

本文基于QC?LDPC的最小和BP譯碼算法原理，提出在IEEE 802.11ac標準下的譯碼器IP核設(shè)計方案，并進行仿真驗證。

1 ?QC?LDPC譯碼原理

為節(jié)省硬件開發(fā)資源，采用串行譯碼結(jié)構(gòu)。譯碼結(jié)構(gòu)示意圖如圖1所示。主要包括信息源數(shù)據(jù)存儲器、中間信息存儲器、結(jié)果存儲器、校驗節(jié)點更新單元、變量節(jié)點更新單元、交織器、控制模塊。編碼器輸出的信息經(jīng)過調(diào)制、噪聲信道、解調(diào)形成量化信息，存儲在信息源數(shù)據(jù)存儲器中。譯碼器算法的核心主要通過變量節(jié)點更新單元和校驗節(jié)點更新單元實現(xiàn)。變量節(jié)點更新單元通過計算產(chǎn)生概率信息;校驗節(jié)點更新單元通過中間信息存儲單元中的軟信息計算置信度，即邊緣概率，用于判決。中間信息存儲器用于譯碼過程中產(chǎn)生的信息數(shù)據(jù)的存儲和讀取。控制模塊用于對變量節(jié)點更新單元和校驗節(jié)點更新單元進行有序的調(diào)用，并控制譯碼過程的迭代次數(shù)。

2 ?最小和BP譯碼算法

最小和BP譯碼算法是基于傳統(tǒng)BP譯碼算法的改進。其通過對校驗節(jié)點處理公式進行優(yōu)化，便于硬件實現(xiàn)，節(jié)省硬件資源消耗。圖2介紹了譯碼流程。

對數(shù)域BP譯碼算法步驟主要分為5步，即信息初始化、校驗節(jié)點更新、變量節(jié)點更新、譯碼判決、結(jié)束譯碼[9?10]。

1） 信息初始化

由圖3可知，LLR?BP譯碼算法性能優(yōu)于MS?BP譯碼算法，在誤碼率[10-3] 時，MS?BP譯碼算法損失了近0.7 dB。但是在算法復(fù)雜度降低和硬件實現(xiàn)上，最小和BP譯碼算法具有很大改觀。性能仿真結(jié)果表明，通過硬件實現(xiàn)時，要降低復(fù)雜度，便會降低譯碼算法性能，但是在性能上的損失對于譯碼過程不會造成很大影響。所以選擇易于硬件實現(xiàn)的最小和BP譯碼算法進行譯碼器的設(shè)計。

3 ?譯碼器IP核設(shè)計與仿真驗證

在Vivado 2016.4 IDE中，利用Verilog HDL語言設(shè)計譯碼器，碼長為648 bit，碼率為1/2，迭代次數(shù)為10。譯碼器的核心模塊是變量節(jié)點更新模塊和校驗節(jié)點更新模塊，迭代次數(shù)設(shè)為10，變量節(jié)點和校驗節(jié)點模塊的工作狀態(tài)通過控制模塊控制。利用迭代次數(shù)的累積計數(shù)，控制vnp_f和cnp_f的值來對兩個核心模塊進行調(diào)用。變量節(jié)點更新單元模塊仿真如圖4所示，節(jié)點數(shù)為8。cn為使能信號，高位時mess_din開始讀取中間信息存儲器中檢驗節(jié)點的計算結(jié)果，cycle信號計算節(jié)點之間的連線。計算之后將概率信息結(jié)果存儲到resultmen_dout結(jié)果存儲器中。當?shù)谝唤M信息計算完畢之后，process_finish置為1，結(jié)束計算，存儲數(shù)據(jù)，一個時鐘之后置為0，繼續(xù)工作。last_iteration表示最后一次迭代。

檢驗節(jié)點更新單元仿真如圖5所示，節(jié)點數(shù)為4。圖5中：ce為使能信號，cnp_on控制檢驗節(jié)點模塊狀態(tài)，高位開始工作。mess_din讀取中間信息存儲器中變量節(jié)點計算結(jié)果，每個變量節(jié)點處理6個周期。輸入數(shù)據(jù)存儲在mess_buff中，process_finish置為1，結(jié)束計算。由于需要進行交織運算，等待時鐘大于變量節(jié)點更新模塊。利用Matlab產(chǎn)生隨機序列，經(jīng)過LDPC編碼、調(diào)制、信道、解調(diào)后生成量化信息作為譯碼器testbench文件的激勵信號，仿真結(jié)果如圖6所示。

在Xilinx ZYNQ7020上設(shè)計譯碼器的資源消耗如表1所示。最小和譯碼算法是通過迭代計算，使得最后收斂于正確結(jié)果。當?shù)螖?shù)達到10，last_iteration置1，完成譯碼。為驗證譯碼器正確性，通過Matlab產(chǎn)生隨機序列作為編碼輸入，采用近似下三角的編碼方法，通過BPSK調(diào)制解調(diào)、AWGN信道后，采用最小和BP譯碼算法譯碼，得到譯碼序列。編碼輸出后的量化信息作為本文設(shè)計的譯碼器激勵信號進行譯碼。對比兩者譯碼結(jié)果，信息比特位一致，且與隨機輸入序列相同，譯碼器IP核設(shè)計正確。

4 ?結(jié) ?語

基于置信傳播BP改進的最小和譯碼算法而設(shè)計的QC?LDPC譯碼器IP核，在硬件實現(xiàn)的難易程度上，節(jié)省硬件資源，降低計算量。設(shè)計得到的IP核適用于IEEE 802.11ac標準下的信道編碼方案，并對工程實踐具有重要意義。

參考文獻

[1] BRACK T， ALLES M， KIENLE F， et al. A synthesizable IP core for WIMAX 802.16E LDPC code decoding [C]// IEEE International Symposium on Personal Indoor and Mobile Radio Communications. Helsinki： IEEE， 2006： 1?5.

[2] 劉蕾，孫書龍，常亮，等.無短環(huán)不規(guī)則QC_LDPC碼的快速編碼及聯(lián)合譯碼[J].現(xiàn)代電子技術(shù)，2015，38（17）：34?37.

[3] HUANG Y， LEE Y， LI M， et al. Area and energy efficient 802.11ad LDPC decoding processor [J]. Electronics letters， 2015， 51（4）： 339?341.

[4] 袁戈非，徐俊.5G?NR信道編碼[M].北京：人民郵電出版社，2018.

[5] JUNG Y M， JUNG Y， LEE S， et al. Low?complexity multi?way and reconfigurable cyclic shift network of QC?LDPC decoder for Wi?Fi/WiMAX applications [J]. IEEE transactions on consumer electronics， 2013， 59（3）： 467?475.

[6] CHEN J， FOSSORIER M P C. Density evolution for two improved BP?Based decoding algorithms of LDPC codes [J]. IEEE communications letters， 2002， 6（5）： 208?210.

[7] CASADO A I V， GRIOT M， WESEL R D. Informed dynamic scheduling for belief?propagation decoding of LDPC codes [C]// 2007 IEEE International Conference on Communications. Glasgow： IEEE， 2007： 932?937.

[8] ROTH C， CEVRERO A， STHDE C， et al. Area， throughput， and energy?efficiency trade?offs in the VLSI implementation of LDPC decoders [C]// 2011 IEEE International Symposium of Circuits and Systems. Rio de Janeiro： IEEE， 2011： 1772?1775.

[9] 袁東風(fēng)，張海剛.LDPC碼理論與應(yīng)用[M].北京：人民郵電出版社，2008.

[10] 李秀花，高永安，馬雯.LDPC碼譯碼算法及性能分析[J].現(xiàn)代電子技術(shù)，2014，37（1）：1?4.