張 恒，張文旭，陸滿(mǎn)君，朱 劍

(1.哈爾濱工程大學(xué)信息與通信工程學(xué)院，黑龍江 哈爾濱 150001；2.上海無(wú)線(xiàn)電設(shè)備研究所，上海 201109；3.南京航空航天大學(xué) 電磁頻譜空間認(rèn)知?jiǎng)討B(tài)系統(tǒng)工信部重點(diǎn)實(shí)驗(yàn)室，江蘇 南京 211106；4.哈爾濱工程大學(xué)工業(yè)和信息化部先進(jìn)船舶通信與信息技術(shù)重點(diǎn)實(shí)驗(yàn)室，黑龍江 哈爾濱 150001)

0 引言

基于數(shù)字射頻存儲(chǔ)(Digital Radio Frequency memory，DRFM)技術(shù)的脈沖壓縮雷達(dá)干擾樣式研究一直是電子對(duì)抗領(lǐng)域中的熱門(mén)課題。雷達(dá)有源干擾樣式主要分為壓制干擾和欺騙干擾。施放壓制干擾的目的是使雷達(dá)接收機(jī)達(dá)到飽和，使雷達(dá)難以發(fā)現(xiàn)真正的目標(biāo)回波信號(hào)；施放欺騙干擾的目的是使雷達(dá)收到多個(gè)假目標(biāo)回波信號(hào)，引導(dǎo)雷達(dá)跟蹤錯(cuò)誤的目標(biāo)，達(dá)到欺騙的目的[1]。

延時(shí)疊加干擾、間歇采樣直接轉(zhuǎn)發(fā)干擾、間歇采樣重復(fù)轉(zhuǎn)發(fā)干擾等都是基于DRFM的脈沖壓縮雷達(dá)干擾。延時(shí)疊加干擾要求干擾機(jī)接收完整的雷達(dá)信號(hào)，并且需要進(jìn)行不失真采樣，因此干擾機(jī)工作方式必須為全收全發(fā)。該工作方式導(dǎo)致假目標(biāo)落后于真目標(biāo)，這對(duì)干擾大時(shí)寬、大帶寬的信號(hào)不利。而間歇采樣直接轉(zhuǎn)發(fā)或重復(fù)轉(zhuǎn)發(fā)干擾在干擾距離上有局限性。

針對(duì)上述干擾技術(shù)的不足，本文對(duì)間歇采樣重復(fù)轉(zhuǎn)發(fā)干擾信號(hào)的疊加方式進(jìn)行了深入的研究，提出了基于DRFM的間歇采樣疊加轉(zhuǎn)發(fā)干擾實(shí)現(xiàn)方法，并在硬件平臺(tái)[2-3]上進(jìn)行試驗(yàn)驗(yàn)證。

1 間歇采樣延時(shí)疊加干擾生成原理

1.1 延時(shí)疊加干擾的基本原理

延時(shí)疊加是使用頻繁的雷達(dá)干擾生成技術(shù)。雷達(dá)干擾機(jī)把接收的雷達(dá)信號(hào)以數(shù)字信息的方式存儲(chǔ)在存儲(chǔ)模塊之中，然后在內(nèi)部時(shí)鐘驅(qū)動(dòng)下進(jìn)行延時(shí)疊加，生成可以使敵方雷達(dá)獲取錯(cuò)誤信息的干擾信號(hào)并轉(zhuǎn)發(fā)出去，從而達(dá)到干擾敵方雷達(dá)的目的[4]。

假設(shè)雷達(dá)信號(hào)為s(t)，該信號(hào)由干擾機(jī)接收，延時(shí)處理后經(jīng)由天線(xiàn)發(fā)射出去。假設(shè)經(jīng)干擾機(jī)處理后的信號(hào)為J(t)，原雷達(dá)信號(hào)通過(guò)接收機(jī)匹配濾波器h(t)后輸出的信號(hào)為y0(t)。由于h(t)是一個(gè)線(xiàn)性系統(tǒng)且具有時(shí)不變性，則干擾信號(hào)經(jīng)過(guò)脈沖壓縮后的輸出信號(hào)y(t)可表示為

式中:A為干擾機(jī)的接收增益；t0為延時(shí)時(shí)間。由式(1)可以看出:干擾信號(hào)脈沖壓縮處理結(jié)果與原信號(hào)脈沖壓縮結(jié)果是相同的，只是幅度和延時(shí)時(shí)間有所不同；當(dāng)t0＞0時(shí)，假目標(biāo)滯后于真目標(biāo)；當(dāng)t0＜0時(shí)，假目標(biāo)超前于真目標(biāo)。

經(jīng)過(guò)N次延時(shí)、疊加，并經(jīng)過(guò)匹配濾波的輸出信號(hào)可以表示為

由式(2)能夠得出以下結(jié)論:當(dāng)Nt0確定后，若延時(shí)時(shí)間參數(shù)t0變小，則延時(shí)疊加次數(shù)N變大，可以在很短的時(shí)間內(nèi)產(chǎn)生多個(gè)欺騙信號(hào)去干擾敵方雷達(dá)偵察機(jī)；同理，若t0變大，N變小，則可在時(shí)間間隔較大的各個(gè)位置產(chǎn)生假雷達(dá)回波，達(dá)到欺騙對(duì)方雷達(dá)的干擾效果[5-6]。

1.2 基于DRFM的間歇采樣疊加轉(zhuǎn)發(fā)干擾

DRFM技術(shù)可以完整高效地存儲(chǔ)雷達(dá)脈沖信號(hào)，因而在雷達(dá)干擾系統(tǒng)中得到了廣泛應(yīng)用。在截獲雷達(dá)發(fā)射的脈沖信號(hào)后，數(shù)字射頻存儲(chǔ)器對(duì)信號(hào)進(jìn)行采樣量化并存儲(chǔ)，在干擾階段通過(guò)不同的調(diào)制方式或者延時(shí)疊加方式將所存儲(chǔ)的信號(hào)進(jìn)行處理并轉(zhuǎn)發(fā)出去，實(shí)現(xiàn)對(duì)敵方雷達(dá)的干擾。

本文利用射頻存儲(chǔ)器可對(duì)存儲(chǔ)的數(shù)據(jù)進(jìn)行重復(fù)讀取恢復(fù)這一特性，提出了一種基于DRFM的間歇采樣疊加干擾的實(shí)現(xiàn)方法。其干擾距離更長(zhǎng)，適用范圍更廣，干擾效果更加出色。

間歇采樣疊加轉(zhuǎn)發(fā)技術(shù)在各個(gè)不同的時(shí)間段內(nèi)對(duì)雷達(dá)信號(hào)進(jìn)行采樣存儲(chǔ)，并采用多種形式對(duì)所存儲(chǔ)的信號(hào)進(jìn)行處理并轉(zhuǎn)發(fā)。干擾原理如圖1所示。其中T0為延時(shí)時(shí)間。

圖1 基于延時(shí)疊加的間歇采樣干擾生成原理圖

圖1(a)為間歇采樣重復(fù)轉(zhuǎn)發(fā)干擾信號(hào)的收發(fā)時(shí)序示意圖，圖1(b)將圖1(a)中信號(hào)延時(shí)了T0，圖1(c)將圖1(a)的信號(hào)延時(shí)了2T0。圖1(d)為間歇采樣疊加轉(zhuǎn)發(fā)干擾信號(hào)時(shí)序示意圖，該信號(hào)由圖1(a)～圖1(c)所示的三個(gè)干擾信號(hào)疊加而成。

若雷達(dá)發(fā)射信號(hào)為s(t)，間歇采樣信號(hào)為p(t)，則采樣后信號(hào)的表達(dá)式為

將p(t)用傅里葉級(jí)數(shù)展開(kāi)，得到

式中:τ為采樣信號(hào)脈寬；Ts為采樣周期；fs為采樣頻率。

圖1(a)所示干擾信號(hào)經(jīng)過(guò)脈沖壓縮的輸出可以表示為

式中:y(t)=x(t)?h(t)。則圖1(b)和圖1(c)信號(hào)經(jīng)過(guò)脈沖壓縮的輸出分別為y's(t-T0)和y's(t-2T0)。圖1(d)所示間歇采樣疊加轉(zhuǎn)發(fā)干擾信號(hào)經(jīng)過(guò)雷達(dá)匹配濾波后的輸出信號(hào)形式為

若延時(shí)疊加的次數(shù)為N，延時(shí)轉(zhuǎn)發(fā)的最小間隔為N，則間歇采樣疊加轉(zhuǎn)發(fā)干擾經(jīng)過(guò)匹配濾波后的輸出可以表示為

式(7)表明，間歇采樣疊加轉(zhuǎn)發(fā)干擾算法可以產(chǎn)生干擾距離更遠(yuǎn)的假目標(biāo)或假目標(biāo)群。

2 基于DRFM的雷達(dá)干擾機(jī)設(shè)計(jì)

基于DRFM的雷達(dá)干擾機(jī)的功能包括高速數(shù)據(jù)采集、信號(hào)參數(shù)測(cè)量、干擾策略制定、數(shù)據(jù)存儲(chǔ)及干擾信號(hào)產(chǎn)生等[7]。

2.1 總體方案

基于DRFM的雷達(dá)干擾機(jī)基帶單元主要由模數(shù)轉(zhuǎn)換/數(shù)模轉(zhuǎn)換(ADC/DAC)模塊、現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)及微波模塊組成，如圖2所示。其中，ADC模塊完成信號(hào)的模數(shù)轉(zhuǎn)換功能，DAC模塊完成信號(hào)的數(shù)模轉(zhuǎn)換功能，F(xiàn)PGA主要完成對(duì)雷達(dá)信號(hào)的干擾算法實(shí)現(xiàn)。微波模塊主要實(shí)現(xiàn)上下變頻功能[8]，在此不做詳細(xì)介紹。

圖2 干擾機(jī)基帶單元組成框圖

干擾機(jī)的信號(hào)處理流程為:首先基帶雷達(dá)信號(hào)由ADC模塊模數(shù)轉(zhuǎn)換后送入FPGA內(nèi)進(jìn)行處理，并在參數(shù)測(cè)量模塊進(jìn)行雷達(dá)參數(shù)測(cè)量；然后信號(hào)干擾模塊根據(jù)所測(cè)雷達(dá)信號(hào)參數(shù)，將雷達(dá)信號(hào)送入多級(jí)先入先出(First Input First Output，F(xiàn)IFO)存儲(chǔ)器進(jìn)行延時(shí)疊加，并將處理后的信號(hào)送入DAC模塊；最后經(jīng)DAC模塊數(shù)模轉(zhuǎn)換后把干擾信號(hào)發(fā)送至微波模塊進(jìn)行上變頻，將基帶信號(hào)轉(zhuǎn)變?yōu)樯漕l信號(hào)，再經(jīng)天線(xiàn)將干擾信號(hào)發(fā)射出去[9]。

FPGA芯片采用的是Xilinx公司的XC6VSX315T，高速模數(shù)轉(zhuǎn)換芯片為ADC08D1500，數(shù)模轉(zhuǎn)換芯片為DAC9739，時(shí)鐘芯片為L(zhǎng)MK01000和LF4360。

2.2 參數(shù)測(cè)量模塊

參數(shù)測(cè)量模塊主要實(shí)現(xiàn)帶寬、頻率、脈寬及幅度測(cè)量等功能。

(1)帶寬測(cè)量。將所測(cè)得頻率有符號(hào)數(shù)轉(zhuǎn)化為無(wú)符號(hào)數(shù)，然后將兩個(gè)無(wú)符號(hào)數(shù)相減，其差值即為信號(hào)帶寬。

(2)頻率測(cè)量。在脈沖信號(hào)穩(wěn)定之后進(jìn)行雷達(dá)脈沖測(cè)量，將FPGA內(nèi)坐標(biāo)旋轉(zhuǎn)數(shù)字計(jì)算(Coordinate Rotation Digital Computer，CORDIC)模塊輸出的相位信息進(jìn)行一階差分運(yùn)算，可得到瞬時(shí)頻率信息，以此來(lái)表征該雷達(dá)的載頻信息。

(3)脈寬測(cè)量。接收檢波信號(hào)，對(duì)每次檢波信號(hào)進(jìn)行數(shù)值統(tǒng)計(jì)，記錄計(jì)數(shù)總和并將數(shù)值存儲(chǔ)到寄存器中。

(4)幅度測(cè)量。CORDIC模塊通過(guò)旋轉(zhuǎn)逐漸逼近，得到信號(hào)的幅度量化值。已知信號(hào)源的信號(hào)功率，且阻抗為50Ω，由功率計(jì)算公式可得到幅度量化值與信號(hào)功率的對(duì)應(yīng)關(guān)系，即可通過(guò)幅度量化值得到信號(hào)功率。

2.3 信號(hào)干擾模塊

基于DRFM技術(shù)來(lái)設(shè)計(jì)雷達(dá)干擾機(jī)，若要生成密集假目標(biāo)的壓制干擾樣式[10]，需要有效地利用FPGA內(nèi)部豐富的存儲(chǔ)器資源，若采用8級(jí)延時(shí)，則總的目標(biāo)假目標(biāo)數(shù)量為28=256。對(duì)于欺騙干擾，采用延時(shí)疊加的方式，對(duì)收到的信號(hào)利用FIFO存儲(chǔ)器進(jìn)行延時(shí)，若采用4級(jí)FIFO存儲(chǔ)器進(jìn)行延時(shí)疊加，可產(chǎn)生16個(gè)假目標(biāo)。FPGA芯片內(nèi)豐富的存儲(chǔ)資源可滿(mǎn)足信號(hào)干擾模塊運(yùn)行及使用間歇采樣轉(zhuǎn)發(fā)干擾策略的需要[11]。

基于上述原理分析，利用Verilog語(yǔ)言編寫(xiě)生成信號(hào)干擾模塊。該模塊的功能是根據(jù)間歇采樣的收發(fā)控制指令，將接收的信號(hào)存儲(chǔ)在數(shù)字存儲(chǔ)器中進(jìn)行延時(shí)和疊加，生成干擾信號(hào)后輸出。

FIFO存儲(chǔ)器作為FPGA內(nèi)可直接調(diào)用的IP核，2的整數(shù)倍是其深度設(shè)置的標(biāo)準(zhǔn)，而FIFO存儲(chǔ)器的深度由延時(shí)時(shí)間來(lái)決定。通常采用控制FIFO存儲(chǔ)器輸出讀地址的方式來(lái)控制信號(hào)經(jīng)過(guò)FIFO存儲(chǔ)器的延時(shí)時(shí)間。假設(shè)FIFO存儲(chǔ)器的讀取時(shí)鐘為162.5 MHz，若延時(shí)時(shí)間為5μs，F(xiàn)IFO存儲(chǔ)器需延時(shí)162.5×5=813個(gè)讀取時(shí)鐘周期，即在FIFO存儲(chǔ)器讀取并存儲(chǔ)雷達(dá)信號(hào)信息之后，經(jīng)過(guò)813個(gè)讀取時(shí)鐘周期再把FIFO存儲(chǔ)器中存儲(chǔ)的數(shù)據(jù)通過(guò)控制使能讀出并發(fā)送出去。延時(shí)時(shí)間與FIFO存儲(chǔ)器深度的關(guān)系如表1所示。

表1 延時(shí)時(shí)間與FIFO存儲(chǔ)器深度的關(guān)系

通過(guò)調(diào)整延時(shí)時(shí)間和FIFO存儲(chǔ)器深度，能夠靈活地實(shí)現(xiàn)延時(shí)疊加效果。假設(shè)延時(shí)疊加次數(shù)為4，最小延時(shí)為1μs，則第7級(jí)FIFO存儲(chǔ)器的深度應(yīng)為256，第8級(jí)FIFO存儲(chǔ)器的深度為256×2=512。

采用如圖3所示的干擾信號(hào)收發(fā)時(shí)序。其特點(diǎn)是:在雷達(dá)脈沖持續(xù)時(shí)間內(nèi)，對(duì)信號(hào)間歇采樣轉(zhuǎn)發(fā)；在雷達(dá)脈沖持續(xù)時(shí)間外，對(duì)信號(hào)進(jìn)行固定次數(shù)的采樣轉(zhuǎn)發(fā)并設(shè)定固定轉(zhuǎn)發(fā)時(shí)間。該方式能降低脈沖丟失概率，并保證干擾機(jī)的掩護(hù)范圍。

圖3 干擾信號(hào)收發(fā)時(shí)序

3 試驗(yàn)驗(yàn)證

由上述分析可知，更改信號(hào)進(jìn)入FIFO存儲(chǔ)器后的疊加次數(shù)，或更改FIFO存儲(chǔ)器的深度，可使延時(shí)時(shí)間和干擾時(shí)長(zhǎng)改變，這種變化可產(chǎn)生不同的干擾樣式。利用間歇采樣疊加轉(zhuǎn)發(fā)方式可以生成壓制干擾和欺騙干擾。

將中心頻率為8.1 GHz的雷達(dá)信號(hào)注入到干擾機(jī)中，信號(hào)脈寬10μs，帶寬5 MHz，脈沖重復(fù)周期1 ms，干擾樣式設(shè)置為壓制干擾[12]。雷達(dá)信號(hào)脈內(nèi)間歇采樣的收發(fā)參數(shù)為:采樣脈寬1μs，轉(zhuǎn)發(fā)脈寬1μs，固定轉(zhuǎn)發(fā)時(shí)長(zhǎng)200μs。脈外開(kāi)窗收發(fā)參數(shù)為:采樣脈寬2μs，轉(zhuǎn)發(fā)脈寬6μs，開(kāi)窗30次。生成基于間歇采樣疊加轉(zhuǎn)發(fā)的壓制干擾信號(hào)如圖4所示。

圖4 基于間歇采樣疊加轉(zhuǎn)發(fā)的壓制干擾信號(hào)時(shí)域圖

由圖4可知，干擾信號(hào)的壓制干擾時(shí)長(zhǎng)約為450μs，原雷達(dá)信號(hào)可以淹沒(méi)在干擾信號(hào)中。

將10.1 GHz的雷達(dá)信號(hào)注入到干擾機(jī)中，其余參數(shù)不變，干擾樣式設(shè)置為欺騙干擾。雷達(dá)信號(hào)脈內(nèi)間歇采樣的收發(fā)參數(shù)為:采樣脈寬2μs，轉(zhuǎn)發(fā)脈寬8μs，固定轉(zhuǎn)發(fā)時(shí)長(zhǎng)200μs。脈外開(kāi)窗收發(fā)參數(shù)為:采樣脈寬2μs，轉(zhuǎn)發(fā)脈寬6μs，開(kāi)窗30次。生成基于間歇采樣疊加轉(zhuǎn)發(fā)的欺騙干擾信號(hào)如圖5所示。

圖5 基于間歇采樣疊加轉(zhuǎn)發(fā)的欺騙干擾信號(hào)時(shí)域圖

由圖5可知，欺騙干擾假目標(biāo)群的個(gè)數(shù)為14，相鄰假目標(biāo)群之間的最小間距為25μs。

4 結(jié)論

本文在現(xiàn)有脈沖壓縮雷達(dá)技術(shù)的基礎(chǔ)上，提出了基于數(shù)字射頻存儲(chǔ)技術(shù)的間歇采樣延時(shí)疊加干擾實(shí)現(xiàn)方法，并設(shè)計(jì)對(duì)應(yīng)的干擾機(jī)平臺(tái)對(duì)該方法進(jìn)行了試驗(yàn)驗(yàn)證。結(jié)果表明，該方法可有效地對(duì)輸入的雷達(dá)信號(hào)進(jìn)行參數(shù)測(cè)量以及干擾樣式制定，能夠高效、精準(zhǔn)地干擾目標(biāo)雷達(dá)。