陳文瑞

（中國船舶重工集團公司第七二三研究所 江蘇省揚州市 225000）

1 前言

我國擁有大片海洋領土，需要有一支強大的海軍保衛(wèi)我國的海洋權益。軍用艦艇所配備的軍用雷達對軍艦的正常工作十分重要。雷達的檢修一般是通過預留測試接口獲取測試數據與信息，之后對這些數據與信息進行分析解讀，了解雷達工作狀態(tài)。我國目前在檢測信號的提取與管理方面經驗不足，已有的數據采集系統通常采用采集卡搭配主機的形式，采集卡是通用設備，模擬輸入范圍是-10V～10V，但是雷達測試接口信號通常為幾伏到上百伏，輸入范圍無法滿足。除此之外，因為信號頻率未知，所以可能出現用高采樣率采取低頻信號的情況，這就需要采集卡有足夠的存儲容量。基于以上要求，本文將以我國艦艇上的各種體制雷達預留檢測口的檢測信號為研究對象，對信號采集電路和上位機程序的設計原理進行分析，目的是便于提取、存儲和處理艦艇雷達的各類信號，提高艦艇雷達的可靠性。

2 采集系統構成與總體框架

2.1 系統需求分析

系統所針對的是艦載雷達預留的檢測口，需要達到為雷達故障診斷提供支持的功能：

（1）適應不同檢測口的不同接口。這些檢測口接口不同，信號幅值范圍不同、信號類型也不同。

（2）能對數據進行預處理與顯示，能幫助檢測人員更快地發(fā)現問題。

（3）能與上位機進行快速的信息交換。上位機可以提供更為強大的信息處理能力，所以數據采集器要能夠快速的將數據發(fā)送到上位機。

（4）便于攜帶。該設備需要用于上艦調試，且雷達設備可能安裝在不同艙室，為了能方便的測試各個接口，該設備應具有便攜性。

2.2 系統總體結構

整個系統由信號采集硬件部分、FPGA 程序部分，嵌入式數據采集控制部分以及上位機波形數據管理軟件部分構成。

信息采集硬件部分由自動增益控制、ADC 及緩沖器、數字信號緩沖電路、特殊信號相位控制等多個部分構成。其中自動增益控制采用比較器、繼電器和電阻構成自適應電阻分壓網絡、ADC 采樣率500Kps，精度12bit，數字信號緩沖電路可對最多62 路信號進行緩沖以便后端的FPGA 能并行采集，特殊信號相位控制部分為高速同、反相比例放大器。

FPGA 程序使用Verilog HDL 編寫，程序的功能是使FPGA 接收采集電路的各種信號，并根據控制指令，將信號存儲于外接的大容量SRAM 中。所以該程序相當于一個小型的控制系統。該程序應該包括：采集電路的數字部分、系統各時鐘、AD 采集控制、特殊信號采集控制、數字信號采集控制、SRAM 控制、控制系統核心與嵌入式系統接口等部分。

圖1：繼電器電阻構成的無源分壓網絡

圖2：AD7665 模擬輸入端口功能簡圖

圖3：AD7665 工作在并行輸出模式下的時序關系圖

嵌入式系統部分采用比較小巧的ARM9 系列的開發(fā)板作為硬件開發(fā)平臺，從而使工作組要集中在軟件開發(fā)商。開發(fā)系統選用了開源的操作系統linux，從而增加開發(fā)的可控性。圖形開發(fā)環(huán)境采用嵌入式QT。

上位機程序采用Microsoft Visual C++ 6.0 環(huán)境基于MFC 編寫，完成測試數據的上位機存儲、管理、顯示與對比檢測功能。通過SD 卡和簡單的操作可將每次測試得到的數據一次性全部存入上位機，測試歷史結果按測試日期排列。

3 詳細設計與系統實現

3.1 自動量程轉換模塊

3.1.1 模塊功能

由于被測對象是雷達測試信號，本系統需要實現對幅值從幾V到上百V 的信號的檢測，如115V 的某雷達伺服勵磁信號，而AD的輸入范圍為-10-10V，為了任何雷達檢測信號輸入都能保證測試信號進入AD 時不會超過AD 輸入范圍，并且保證足夠的轉換精度，需要對輸入信號進行預處理，包括信號的衰減或放大。

3.1.2 基本原理

這一模塊分為降壓跟隨器、電壓比較器、過壓判定、輸入保護、繼電器、電阻分壓網絡、延時開關等6 個部分：

（1）降壓跟隨器：輸入的模擬、特殊信號幅值不定，而采集部分的耐壓程度有限，因此在輸入部分設計了降壓跟隨器電路，這一電路主要由大電阻分壓和接成負反饋的運放構成的跟隨器構成，使用大電阻分壓一方面保證了降壓后的電壓滿足要求同時實現與后端的隔離，另一方面使用大電阻分壓使電路輸入電阻不至于太低。

（2）過壓判定：根據性能需求，被測信號的范圍設定于-200V～200V 之間，因此對于過高的輸入電壓，系統應該能對其進行判定并保護后端電路，過壓判定電路就實現這一功能。此電路中使用運放搭成的電壓比較器進行判定，如果電壓過高，將產生一個過壓信號，經過FPGA 控制部分的處理，控制輸入保護電路斷開后端采集部分與信號的鏈接，達到保護后端電路的功能。

（3）輸入保護：這一電路處在信號流的第一級，通過實現一個程控開關的功能達到輸入保護的目的。常態(tài)是斷開，當采集系統開始運行并進入采集狀態(tài)后，FPGA 控制部分會根據過壓判定電路給出的過壓信號決定是否閉合。

（4）電壓比較器：這一部分電路實現對輸入電壓峰值范圍的判斷，由十個運放搭成的不同閾值的比較器構成。被測信號經過降壓跟隨實現隔離之后，進入各個并行的比較器，通過不同的閾值比較，可以判斷輸入電壓峰值范圍，這一比較結果將會提供給FPGA控制部分的程序，之后由FPGA 的判斷控制繼電器、電阻分壓網絡的狀態(tài)。

（5）繼電器，電阻分壓網絡：這部分電路由不同阻值的電阻串聯構成，每個電阻并聯一個受控于FPGA 的繼電器。繼電器斷開時電阻接入，繼電器閉合時電阻被短接，由此控制接入電路的分壓電阻的阻值變化，達到分壓比可控的目的。

（6）延時開關：此程控開關由一個FPGA 控制的繼電器在對某一信號進行測量時，系統會在開始測量的一段時間內斷開此開關，以保證信號的峰值至少出現過一次以使得電壓比較器能正確測量出信號峰值，并且峰值判斷交由FPGA 之后，FPGA 控制繼電器作出正確動作并穩(wěn)定下來。

3.1.3 無源分壓網絡

對于采集設備來說，信號進入AD 轉換器進行轉換時應盡量使用AD 的滿量程，否則若信號幅值太小，將會導致讀數有效位數減少。如果能將經過量程控制后的信號幅值保持在AD 半量程以上，則AD 的轉換結果至多只會損失1bit。

繼電器電阻網絡如圖1所示，圖中R1～Rn 為MΩ 級精密電阻，開關速度快，導通電阻小，并可以通過標定方法消除。

在所有繼電器閉合時，輸入電路只有Ri 一個電阻，輸出信號等于被測信號，輸入阻抗由Ri 和AD 之前隔離電路的輸入阻抗共同決定。由于AD 之前會進行電氣隔離，整個采集設備的輸入阻抗只取決于自動量程控制電路的輸入阻抗。如果有任何繼電器斷開，則輸入阻抗大于Ri，在實際系統設計中，Ri 與隔離電路的輸入阻抗并聯等效阻抗1MΩ，可知系統的輸入阻抗大于1MΩ。

對于峰值10V 以內的信號不需要進行分壓，對于超過10V 的信號需要進行降壓。在某一量程內使用同一降壓系數進行降壓。設某一量程的下限和上限分別為a，b（a＜b），降壓系數為A，則對于一個峰值為M 的信號（a＜M＜b）經過降壓后變?yōu)镸/A，則降壓環(huán)節(jié)需要滿足下式：

m 為降壓后的最小幅值，假設a=10，則峰值略微超過+10V 的電壓會被降為一個略大于m 的數值，可知此時m=10/A。

設計階段系統用盡量少的級數n 來實現滿足要求的輸出范圍，同時滿足：

則對于0～200V 的輸入范圍，n 滿足下式：

對于同樣的m 為了滿足n 最小，可以?。?/p>

其中 是取整操作。

以上述結果舉例計算，為了滿足輸入信號為AD 轉換器的半量程以上，設m 為5V，最小的n 計算為5 級，分別為200V-100V，100V-50V，50V-25V，25V-12.5V，12.5V-10V。以某雷達115V 伺服勵磁信號為例，在峰值檢測階段判定為200V-100V 一級，該級降壓系數A 經計算為0.05，則該信號最終輸入為5.75V 的測試信號。若需要提高AD 轉換器精度，可以考慮增加分壓網絡級數。

3.1.4 邏輯控制電路

自動量程功能的實現需要邏輯控制電路進行自動控制，這部分電路包括降壓跟隨器、全波整流器、比較器和RS 鎖存器構成。

信號進入系統后，經過過壓判定，系統對高于250V 的輸入信號進行輸入斷路保護。對于允許輸入范圍內的信號一方面進入電阻網絡進行降壓，另一方面進行降壓隔離，經過全波精密整流和與不同量程的閾值比較器可以確定峰值所在范圍以確定量程。精密整流和比較器均采用高速運放OP484 實現，AD 輸入保護電路在采集前處于斷開狀態(tài)。被測信號具有周期性，對輸入信號的頻率范圍有一定的了解，可以在采集之前進行上述流程，待量程判定結束之后（至少大于被測信號的一個周期）再閉合AD 輸入保護，可以確保進入后端AD 的信號不會在量程穩(wěn)定之前進入AD 造成超過AD 量程。

3.2 AD轉換模塊

3.2.1 模塊功能

本文目的是設計一個數據采集系統，數據來源是雷達各分機柜輸出的若干測試信號，而最終將要實現的是一個基于這些數據的故障診斷系統，輸出的信號是脈沖和正弦波信號，而后端存儲與處理的是數字信號，因此數模轉換器是整個系統的核心。本系統使用的AD 轉換器采集頻率不低于每秒500K 個采樣點，為了保證精度，盡量選擇12bit 以上的精度。因此每秒產生的數據即為6Mbit/s，擬采用并行輸出的AD 轉換器實現。

3.2.2 器件選型

本文選用Analog Device 公司的AD 轉換芯片AD7665 實現AD轉換功能，其采集速率為570kSPS，分辨率為16bit，輸入信號范圍為±10V。該芯片采用單電源功能。

3.2.3 電路設計

AD7665 芯片可以通過設置實現不同的輸入電壓范圍：雙極性：±10V，±5V，±2.5V；單極性：0～10V，0～5V，0～2.5V。

以上的輸入電壓范圍都是在參考基準電壓為+2.5V 的條件下確定的。如圖2 是與模擬輸入部分相關的電路結構。

可以看到AD7665 芯片與模擬輸入部分相關的引腳為5 個，分別為INA、INB、INC、IND、AGND。在應用過程中，將AGND接為模擬地，其余四個模擬輸入端分別接入不同的信號，包括模擬輸入、參考電壓和地等。可以實現以上不同的模擬輸入范圍。三個輸入端INB、INC 和IND 有較高的電壓保護范圍（-11V～+30V）以允許較大的輸入信號范圍，在設計時需要特別注意保證模擬信號輸入電壓絕不會超過這些限制。

3.2.4 時序控制

為了避免BYTESWAP 信號的高低電平時序配合產生的額外的調試開銷，選擇了使用AD7665 從D15～D0 全部16 個并行數據輸出端口進行輸出，為保證精度，在結果處理中只采用高12bit。在這一方案中，BYTESWAP 信號被固定在了低電平，這樣從D15～D0為轉換結果的最高位到最低位，按照如圖3 的時序關系編寫FPGA程序，就可以完成通過AD 轉換器實現的數據采集功能。

圖4：上位機軟件功能圖

3.3 數字信號緩沖器模塊

檢測口中大部分測試信號都是數字信號，其主要信息包含在頻率和相位中，同時，利用FPGA 的高頻率和極為出色的并行性能可以很容易實現高頻的數字信號并行采集功能。

同時，檢測對象是雷達的測試信號，作為測試信號而言，其帶負載能力不會太強，又由于主要信號都是數字信號，因此只需要關注信號的頻率和相位信息，而這些信息都與復制無關。由此考慮在數字信號輸入部分加入一級緩沖門，一來可以起到隔離作用，即使測試設備出現故障，也不至于因為測試信號的直連而損壞雷達測試柜。另外，并行采集采用FPGA 進行，而FPGA 工作電壓為3.3VV，因此有必要在數字被測信號進入FPGA 之前將被測電壓的高電平統一到3.3V 進行采集。所用到的器件為74LS16244，是16 位數字緩沖器，3.3V 單電源供電。

3.4 電源模塊

本系統為便攜式采集系統，為滿足其便攜性，需要電源部分盡量簡單與輕便。在本系統設計中，充分考慮到了以上幾點，在設計上，只有一條接220V，50Hz 的通用插頭，其余電源部分都在便攜式采集盒中完成。

在電源部分的設計中充分考慮模擬供電和數字供電的隔離，布線中注意模擬地和數字地的隔離和單點接地。整個系統的輸入電壓為220V50Hz 的交流電，經過一級變壓整流和斬波得到+15V與-15V 兩種直流電，兩路電源分別經過四個電源模塊：KA7805，KA7905，KA7812 和KA7912 來 獲 得+5V、-5V、+12V、-12V四種直流電源。LM1084 是高功率輸出低壓降的電源模塊，采用LM1084-5V 的模塊加上濾波電容和散熱片即可得到相應的電源輸出，其最大輸出電流可以達到5A，完全可以滿足ARM 開發(fā)板的需求。

對于數字部分電路而言，以FPGA 為核心的器件需要3.3V 和1.5V 供電，采用兩個電源模塊1084-3.3V 和1084-1.5V，其輸出電流最大值也可以達到5A，對于只需要幾百mV的電路來說足夠用了。

3.5 上位機軟件

本系統的最終目的是根據采集到的雷達測試信號對雷達的運行狀態(tài)進行評估與監(jiān)測。信號的采集方面，通過一個便攜式采集盒來實現，采集盒通過AD 轉換，數字采集等多種方式對不同的信號源進行信號采集，其結果通過專用的數據結構進行存儲保存在隨機附帶的SD 存儲卡中。值得注意的是，由于便攜式采集盒需要考慮到便攜性，低消耗等多種因素，其核心處理器的選擇必須遵循以上原則進行，因而注定了便攜式采集設備所具備的數據分析處理能力的局限。

為了解決以上矛盾，整個系統設計將數據處理分析、采集歷史記錄管理和波形比較與故障診斷等功能獨立出來，在上位機PC 中通過上位機軟件實現這些功能。整個系統的工作流程為：通過便攜式采集設備對雷達測試信號進行采集；采集結束后，將存有本次采集結果的SD 存儲卡從便攜式采集設備中移除，再插入上位機中，通過上位機軟件堆采集到的數據進行存儲，進而進行處理、特征提取、波形對比等功能，最終實現對雷達工作狀態(tài)的評估和為故障診斷提供依據。整個軟件的功能劃分如圖4所示。

4 總結

本文設計了一套針對艦載雷達檢測口的測試系統，能為雷達故障診斷提供支持。雷達檢測口的數據能夠反映出雷達的工作狀態(tài)。本系統可以采集、存儲與管理這些數據，并能利用數據管理和分析功能對采集到的數據與歷次采集到的雷達工作狀態(tài)下的波形進行對比、分析，最終達到判斷雷達的工作狀態(tài)的目的，為雷達的維護提供有效的依據與支持，這對于提高我國雷達戰(zhàn)備水平是非常有益的。