趙雪薇，閻 璐，邢朝洋，李男男，朱政強(qiáng)

（1.北京工業(yè)大學(xué)，北京100124；2.北京航天控制儀器研究所，北京100039）

0 引言

倒裝芯片（Flip Chip，F(xiàn)C）技術(shù)是一種先進(jìn)的電子封裝技術(shù)，其半導(dǎo)體裸片表面（有源面或I／O面）向下放置并與基板或芯片載體相鍵合，這個(gè)裸片被稱為倒裝芯片。與其他互連技術(shù)相比，F(xiàn)C技術(shù)具有I／O密度高、互連線短、散熱性好、生產(chǎn)率高以及互連過程中可自對準(zhǔn)等優(yōu)點(diǎn)，它的進(jìn)步大大降低了電子封裝工業(yè)的成本，顯著提高了封裝的可靠性和產(chǎn)量。FC技術(shù)作為現(xiàn)代電子封裝中最具有發(fā)展?jié)摿Φ募夹g(shù)之一，已經(jīng)被廣泛應(yīng)用于主機(jī)、服務(wù)器、個(gè)人電腦、筆記本電腦、智能手機(jī)、平板電腦、游戲機(jī)等設(shè)備的處理器，網(wǎng)絡(luò)、電信等設(shè)備的專用集成電路（Application Specific Integrated Circuits，ASIC），以及數(shù)據(jù)存儲(chǔ)設(shè)備的存儲(chǔ)器等領(lǐng)域。微系統(tǒng)作為在微納尺度上通過3D異質(zhì)異構(gòu)集成手段集成信號(hào)感知、信號(hào)處理、信號(hào)執(zhí)行和賦能等多功能集成的技術(shù)，其對諸多模塊的3D集成亦需要大力借助FC技術(shù)。

FC工藝由IBM公司于1962年發(fā)明，最早是應(yīng)用在陶瓷基板上的固態(tài)邏輯技術(shù)。IBM生產(chǎn)的第一代FC芯片如圖1（a）所示，為具有三個(gè)端口的晶體管產(chǎn)品。鍍Ni浸Cu的Cu球分別嵌入晶體管三個(gè)I／O端口上的Sn-Pb焊料凸點(diǎn)中，Si芯片上的Al-Si接觸焊盤和焊料凸點(diǎn)之間沉積有Cr-Cu-Au粘附層。圖1（b）所示為IBM第一代FC封裝件，可以看到陶瓷基板上倒裝了三個(gè)芯片［1］。隨著電子器件體積的不斷減小以及I／O密度的不斷增加，1970年，IBM公司將FC技術(shù)發(fā)展為應(yīng)用在集成電路（Integrated Circuits，IC）中的可控塌陷芯片連接技術(shù)（Controlled-collapse Chip Connection）， 即 C4 技術(shù)。C4技術(shù)通過高Pb含量的焊料凸點(diǎn)將芯片上的可潤濕金屬焊盤與基板上的焊盤相連，第一代技術(shù)中鍍Ni浸Au的Cu球被淘汰，C4焊球可以滿足具有更細(xì)密焊盤的芯片的倒裝焊要求。FC技術(shù)不斷發(fā)展，芯片凸點(diǎn)發(fā)展為焊料凸點(diǎn)、金屬柱狀凸點(diǎn)以及柔性聚合物凸點(diǎn)等多種形式，互連材料包括含 Pb焊料、無 Pb焊料、Cu、Au、Ag、Ni、In以及各向同性或各向異性導(dǎo)電黏合劑等，鍵合方法包含回流焊和熱壓鍵合等。

圖1 IBM的第一代FC技術(shù)Fig.1 First generation FC technology of IBM

FC封裝的一般工藝流程如下：1）將帶有芯片凸點(diǎn)的FC芯片對齊貼裝在底部芯片或基板上；2）布局完成后，通過回流焊或熱壓鍵合工藝進(jìn)行鍵合；3）互連形成后，在芯片周圍滴涂底填料，底填料會(huì)通過毛細(xì)作用填滿芯片與基板之間的間隙；4）填充完成后，將組裝件放在固化爐中進(jìn)行底填料的固化。得到的FC封裝體的一般結(jié)構(gòu)如圖2所示，包括芯片、互連結(jié)構(gòu)、基板以及底部填料等幾個(gè)主要部分。

圖2 FC封裝體的一般結(jié)構(gòu)Fig.2 Schematic diagram of FC assembly

近年來，由于芯片功能要求的提高和芯片面積的縮小，處理器、ASIC和存儲(chǔ)器的引腳數(shù)目不斷增加，間距不斷減小。此外，由于移動(dòng)和便攜式電子產(chǎn)品的外形尺寸越來越小，芯片和封裝基板的厚度必須盡可能薄。而且，隨著FC的應(yīng)用越來越廣泛，對其成本控制和封裝效率的要求也越來越高。以上因素迫使FC技術(shù)向著更高的引腳數(shù)、更緊密的間距、更薄的芯片、更薄的封裝基板、更低的成本和更高的封裝效率的方向發(fā)展，從而催生了諸多FC的新形式以及新技術(shù)。本文將FC封裝結(jié)構(gòu)系統(tǒng)分解為芯片凸點(diǎn)、基板以及底填材料，介紹了FC技術(shù)以及FC技術(shù)最新的應(yīng)用和發(fā)展方向。

1 倒裝芯片凸點(diǎn)工藝

芯片凸點(diǎn)是FC互連中的關(guān)鍵組成部分之一，具有在芯片與基板間形成電連接、形成芯片與基板間的結(jié)構(gòu)連接以及為芯片提供散熱途徑三個(gè)主要功能。

1.1 凸點(diǎn)下金屬化層

在芯片表面金屬層上制備芯片凸點(diǎn)時(shí)，為了防止封裝中的金屬及污染離子向芯片表面金屬層擴(kuò)散造成腐蝕或形成硬脆的金屬間化合物（Intermetallic Compound，IMC），降低互連系統(tǒng)的可靠性，需要在芯片表面金屬層與芯片凸點(diǎn)之間添加凸點(diǎn)下金屬化層（Under Bump Metallurgy，UBM）結(jié)構(gòu)作為過渡層。如圖3所示，UBM結(jié)構(gòu)包括覆蓋在芯片金屬層上的粘接層、阻擋層、潤濕層和抗氧化層。

圖3 FC芯片UBM示意圖Fig.3 Schematic diagram of UBM

其中，粘接層能夠增強(qiáng)凸點(diǎn)和芯片金屬化層、芯片鈍化層之間的粘接力，提供牢固的鍵合界面，典型的粘接層材料有Cr、Ti、Ni、W、TiW和鋅酸鹽等。阻擋層的作用是防止金屬、污染離子向芯片金屬層和粘接層擴(kuò)散，阻擋層材料常采用Cr、W、Ti、TiW、Ni或Cr-Cu。阻擋層上面是潤濕層，可以為其上的凸點(diǎn)提供潤濕對象，與凸點(diǎn)發(fā)生反應(yīng)生成IMC并形成鍵合，典型的潤濕層金屬有Cu、Ni、Pd和Pt。UBM的最外層是可選擇使用的抗氧化層，目的是防止?jié)櫇駥拥难趸?，主要材料為很薄?Au 層［2］。

UBM的制作主要由物理氣相沉積（Physical Vapor Deposition，PVD）工藝完成，PVD可分為蒸鍍（Evaporation）和濺射（Sputtering）兩種， 前者利用高溫將金屬熔融蒸發(fā)后鍍覆于晶圓上，后者利用高速粒子沖擊靶材激發(fā)出的靶材表面原子或分子落在晶圓上，兩種工藝均需在真空條件下完成?？紤]到蒸鍍成本較高，目前UBM多數(shù)由濺射工藝制作。

1.2 C4凸點(diǎn)

最早的FC晶圓C4凸點(diǎn)制造技術(shù)是IBM公司開發(fā)的蒸鍍工藝，目前最常用的方法是電化學(xué)沉積或電鍍工藝。芯片凸點(diǎn)的蒸鍍工藝流程如下：將鉬掩模板對中至晶圓，在晶圓上蒸鍍UBM層后進(jìn)行焊料的蒸鍍，隨后移去掩模板，最后通過回流焊使焊料成為光滑的球型。蒸鍍工藝的缺點(diǎn)是蒸鍍工藝較低的材料利用率增加了成本，同時(shí)蒸鍍工藝得到的凸點(diǎn)節(jié)距較大，較難應(yīng)用于細(xì)節(jié)距芯片。芯片凸點(diǎn)的電化學(xué)沉積或電鍍工藝如圖4（a）所示，采用濺射方法沉積UBM，然后在UBM層上涂覆光刻膠，使用掩模板進(jìn)行紫外線曝光，定義凸點(diǎn)的位置和形狀，在凸點(diǎn)位置電鍍一層Cu作為潤濕層，然后電鍍焊料，剝離光刻膠并用過氧化氫或等離子蝕刻去除其他位置多余的UBM，最后對晶圓進(jìn)行回流，在表面張力的作用下形成光滑的球型C4焊料凸點(diǎn)。電鍍工藝進(jìn)行焊料凸點(diǎn)制作的成本效益好、良率高、速度快且凸點(diǎn)密度高。焊料還可以通過焊膏的絲網(wǎng)印刷工藝來實(shí)現(xiàn)，沉積UBM后，使用自動(dòng)漏印板或絲網(wǎng)印刷結(jié)合精密漏印板，對特制的焊膏進(jìn)行刮板印刷得到焊料圖形，并采用回流焊的方式使焊料凸點(diǎn)變?yōu)榍蛐汀＿@種方法雖然成本較低，但是所得凸點(diǎn)的形狀粗糙，且無法制作細(xì)節(jié)距凸點(diǎn)［2］。

焊料凸點(diǎn)的材料可以被分為三種：熔點(diǎn)超過250℃的高溫焊料（95%Pb-5%Sn與 97%Pb-3%Sn等）、熔點(diǎn)為200℃～250℃的中溫焊料（96.5%Sn-3.0%Ag-0.5%Cu， 99%Sn-0.3%Ag-0.7%Cu 與96.5%Sn-3.5%Ag等）以及熔點(diǎn)低于200℃的低溫焊料（37%Pb-63%Sn共晶，42%Sn-58%Bi共晶以及48%Sn-52%In等）。

C4工藝可以達(dá)到較薄封裝外形和較高引腳密度的要求，且具有電性能優(yōu)良以及凸點(diǎn)芯片可返修等優(yōu)點(diǎn)。此外，C4焊料凸點(diǎn)在熔融過程中的表面張力還可以幫助焊料與金屬層進(jìn)行自對準(zhǔn)，在一定程度上降低了對沉積精度及貼片精度的要求，一般C4凸點(diǎn)芯片的焊料回流焊凸點(diǎn)節(jié)距可以小至50μm［3］。

在進(jìn)行芯片與基板之間鍵合的過程中，大多數(shù)C4凸點(diǎn)采用的鍵合方法為回流焊工藝。涂敷助焊劑后，將FC表面向下對齊貼裝至底部芯片或基板，進(jìn)行回流焊。回流焊工藝過程中，焊料融化并潤濕底部芯片或基板的技術(shù)層，表面張力作用下FC和底部芯片或基板發(fā)生自對準(zhǔn)并形成冶金結(jié)合。冶金結(jié)合的過程即焊料與金屬層發(fā)生反應(yīng)生成穩(wěn)定的IMC的過程，Cu6Sn5與Cu3Sn是鍵合過程中最常見的IMC，產(chǎn)生于Sn基焊料與Cu發(fā)生反應(yīng)時(shí)。

1.3 Cu柱凸點(diǎn)

隨著IC集成度的提高，芯片凸點(diǎn)需要滿足細(xì)節(jié)距以及極細(xì)節(jié)距芯片的要求。而C4凸點(diǎn)回流后呈球型，尺寸較大，在節(jié)距較小時(shí)容易發(fā)生短路。因此，需要使用其他技術(shù)進(jìn)行細(xì)節(jié)距芯片的凸點(diǎn)制作，C2（Chip Connection）技術(shù)是其中的主流技術(shù)之一。C2技術(shù)中使用的Cu柱直徑不受高度影響，可以實(shí)現(xiàn)更細(xì)節(jié)距凸點(diǎn)的制備，Cu柱可以分為不帶焊料帽以及帶焊料帽的Cu柱。C2凸點(diǎn)的制造工藝基本與C4凸點(diǎn)相同，如圖4（b）所示，只不過電鍍過程中不再是電鍍焊料而改為電鍍Cu。在帶焊料帽Cu柱制造過程中，除了電鍍Cu還會(huì)在Cu柱上再電鍍一層厚度較薄的焊料帽。因?yàn)镃u的熱導(dǎo)率（400W／（m·k））和電阻率（0.0172μΩ·m）都優(yōu)于焊料（55W／（m·k）～60W／（m·k）和 0.12μΩ·m～0.14μΩ·m），因此與C4技術(shù)相比，C2凸點(diǎn)有更好的電性能、熱性能和力學(xué)性能。但是由于C2凸點(diǎn)的焊料體積非常小，甚至在不帶焊帽的Cu柱凸點(diǎn)中沒有焊料的存在，C2凸點(diǎn)的表面張力不足以執(zhí)行Cu柱與焊帽的自對準(zhǔn)，故C2凸點(diǎn)的自對準(zhǔn)性不如C4焊料凸點(diǎn)。

圖4 芯片凸點(diǎn)示工藝流程Fig.4 Processes of wafer bumping

C2凸點(diǎn)的回流焊鍵合工藝過程與C4相同，涂敷助焊劑后，將FC對齊至底部芯片或基板，隨后通過回流焊進(jìn)行鍵合，C2回流焊凸點(diǎn)的間距可以小至 25μm［3］。

近年來，具有C2凸點(diǎn)的芯片向硅、陶瓷或有機(jī)封裝基板的熱壓鍵合成為研究熱點(diǎn)。C2凸點(diǎn)熱壓鍵合過程如下：在焊料蓋、基板或兩者表面都涂覆助焊劑，隨后將FC拾取并對準(zhǔn)放置在基板上，施加溫度熔化焊料的同時(shí)，施加較小的壓力將芯片固定在離底部芯片或基板一定距離的位置。與回流焊相比，C2凸點(diǎn)的熱壓鍵合只能進(jìn)行單個(gè)芯片的封裝，因此封裝效率較低，但是這種封裝方法可以使芯片上的Cu柱間距小至8μm［3］。

不帶焊帽的Cu柱還可以采用Cu對Cu直接鍵合的方法進(jìn)行鍵合，Cu-Cu擴(kuò)散鍵合可以滿足超細(xì)節(jié)距和超小焊盤尺寸的要求，焊盤間距小至5μm［3］。為了減少氧化物生成對鍵合質(zhì)量和可靠性的影響，Cu-Cu鍵合通常使用熱壓鍵合的方法在高溫（約 400℃）、 高壓和長時(shí)間（60min～120min）下進(jìn)行，這對封裝的效率和可靠性都非常不利。Cu-Cu鍵合也可以在室溫下進(jìn)行，但室溫鍵合在提高封裝效率、降低成本的同時(shí)，也必須滿足焊盤／布線／晶圓的平面化、保證鍵合表面平整及非常高的潔凈室等級(jí)等要求，才能獲得高質(zhì)量鍵合。Cu-Cu鍵合目前主要用于晶圓對晶圓（Wafer to Wafer，W2W）組裝，還沒有大規(guī)模生產(chǎn)及應(yīng)用。

1.4 扇入及扇出型晶圓級(jí)封裝

扇入型晶圓級(jí)封裝，即晶圓級(jí)芯片尺寸封裝（Wafer-Level Chip Scale Package， WLCSP）。 其制造工藝過程與C4焊料凸點(diǎn)基本一致，只不過沒有在晶片上芯片的原始焊盤上制造焊料凸點(diǎn)，而是通過添加再分布層（Redistribution Layer，RDL）將原始焊盤轉(zhuǎn)移（扇入）到芯片內(nèi)部，制造間距和尺寸均更大的焊盤，進(jìn)而降低凸點(diǎn)制造的難度。RDL是在晶圓表面沉積金屬層和介電層形成的金屬布線圖形，最常用的金屬材料和介電層材料分別為Cu和SiO2。RDL的制造有兩種方法，第一種是以金屬層的干蝕刻方式來制作金屬導(dǎo)線，然后進(jìn)行介電層的填充；另一種是則是先在介電層上蝕刻金屬導(dǎo)線用的圖形，然后再電鍍金屬。通過RDL可以實(shí)現(xiàn)芯片I／O端口的重新布局，將其布置到新的、節(jié)距占位更為寬松的區(qū)域，在WLCSP中這個(gè)寬松區(qū)域即為芯片內(nèi)部，如圖5（a）所示。

但隨著芯片不斷向小型化和多功能化方向發(fā)展，芯片所需的引腳數(shù)越來越多，要求芯片上的焊盤越來越小，直至芯片大小無法滿足日益增加的引腳數(shù)。這個(gè)問題可以通過扇出型晶圓級(jí)封裝（Fan-Out Wafer-Level Packaging， FOWLP）來解決，F(xiàn)OWLP封裝工藝流程簡單且成本低廉：1）劃切晶圓分離芯片，將芯片放置于帶有雙面熱解膠帶圓形或矩形的臨時(shí)載體上；2）使用環(huán)氧樹脂塑封料（Epoxy Mold Compound， EMC）的壓縮成型方法對重新配置的載體進(jìn)行一體成型，形成重構(gòu)晶圓（Reconstituted Wafer）；3）移除載體和雙面膠帶，并反轉(zhuǎn)整個(gè)重構(gòu)晶圓，在表面構(gòu)建用于信號(hào)傳輸?shù)腞DL；4）安裝焊球，并將重構(gòu)晶圓（含良好芯片、RDL和焊球）切成單個(gè)封裝。FOWLP通過RDL將芯片I／O端口重新布局到芯片外部的EMC中，如圖5（b）所示。FOWLP技術(shù)漸趨成熟，已經(jīng)量產(chǎn)且應(yīng)用在手機(jī)的射頻、電源管理、應(yīng)用處理器及儲(chǔ)存器的ASIC上。

圖5 扇入及扇出型封裝Fig.5 Fan-in and fan-out packaging

2 倒裝芯片基板技術(shù)

FC技術(shù)發(fā)明并發(fā)展的過程中，陶瓷基板一直在其中扮演著重要角色。但是，陶瓷基板成本較高。為了降低成本，近年來人們致力于提高傳統(tǒng)低成本層壓有機(jī)封裝基板的性能，使用的方法包括研發(fā)多層層壓基板、消除基板核心等。在FC的三維封裝發(fā)展中，還應(yīng)用到硅基板。

2.1 陶瓷基板

陶瓷基板是指將Cu箔在高溫下直接鍵合到陶瓷基片表面上的特殊工藝板，可像印制電路板（Printed Circuit Board，PCB）一樣能刻蝕出各種圖形，而且所制成的超薄復(fù)合基板具有良好的電絕緣性能、高導(dǎo)熱特性和高附著強(qiáng)度。因此，陶瓷基板已成為大功率電子電路結(jié)構(gòu)技術(shù)和互連技術(shù)的基礎(chǔ)材料。Al2O3是最常用的陶瓷基板材料，具有優(yōu)良的機(jī)械、熱、電性能和化學(xué)穩(wěn)定性，而且原料來源豐富，適用于各種各樣的制造技術(shù)及不同的形狀。隨著元器件尺寸的減小、產(chǎn)品精度要求的提高，直接鍍銅陶瓷基板（Direct Plated Ceramic，DPC）成為陶瓷基板發(fā)展的一個(gè)主要方向。DPC技術(shù)采用薄膜工藝，利用真空濺射、光刻等工藝在陶瓷基底上制作線路，使基板線路更加精確。DPC制備工藝溫度較低，一定程度上避免了高溫對于材料所造成的破壞或尺寸變異等現(xiàn)象，也減小了基板的制備成本。一般在金屬線路深寬比為1∶1的前提下，DPC金屬線路的線徑寬度能夠達(dá)到10μm ～50μm。圖6展示了幾種DPC陶瓷基板［4］。

圖6 幾種DPC陶瓷基板Fig.6 DPC ceramic substrates

2.2 有機(jī)基板

（1）表 面 層 合 電 路 （Surface Laminar Circuit，SLC）技術(shù)

在IBM公司發(fā)明SLC技術(shù)之前，F(xiàn)C工藝帶來的互連密度只有多層陶瓷基板才能提供。SLC基板不僅可以滿足FC工藝的要求，而且成本比陶瓷基板便宜的多，還可以通過對Cu導(dǎo)體和低介電常數(shù)絕緣材料的使用來獲得更好的電氣性能。SLC是當(dāng)今非常流行的低成本有機(jī)封裝基板的基礎(chǔ)技術(shù)，如圖7所示，基板上的疊層（Build-up Layer）通過微孔垂直連接以支持FC互連。SLC技術(shù)有芯板和表面層合電路兩個(gè)主要部分，芯板由普通環(huán)氧樹脂玻璃板制成，而SLC層則是在芯板的外層逐次增加由光敏環(huán)氧樹脂制成的介電層及鍍Cu的導(dǎo)體層，采用疊層法制成，最終實(shí)現(xiàn)多層結(jié)構(gòu)的功能。一般來說，具有12層（2個(gè)核心層和10個(gè)疊壓層）和10μm線寬和間距的疊層基板足以支撐大多數(shù)芯片的要求［5］。

（2）無芯基板

無芯基板的概念最早由富士通于2006年提出，如圖8所示。通過疊層層壓有機(jī)封裝基板（圖8（a））和有機(jī)無芯封裝基板（圖8（b））之間的比較，可以看出無芯封裝基板中沒有芯板，基板中只存在堆積層［6］。由于去除了芯板，無芯基板的成本更低、布線能力更高，具有更好的電氣性能以及更小的外形尺寸。但是同時(shí)，去除芯板后，無芯基板也面臨著更易發(fā)生翹曲以及力學(xué)性能降低等問題。因此，盡管無芯基板有諸多優(yōu)點(diǎn)，但是由于熱膨脹系數(shù)（Coefficient of Thermal Expansion， CTE）不匹配帶來的基板翹曲難以控制，無芯基板一直無法得到廣泛應(yīng)用。

圖8 無芯基板技術(shù)Fig.8 Technology of coreless substrate

2.3 硅基板

（1）硅通孔（Through Silicon Via， TSV）轉(zhuǎn)接板

在過去的幾年中，人們發(fā)現(xiàn)即使是12層的疊層基板也難以支持對于高密度、高I／O數(shù)和超細(xì)間距的要求。例如現(xiàn)場可編程門陣列（Field Programmable Gate Array，F(xiàn)PGA）芯片，這就需要TSV轉(zhuǎn)接板來進(jìn)行更精細(xì)的布線，滿足芯片要求。圖9展示了Xilinx公司與TSMC公司共同研發(fā)的FPGA芯片［7］， 其中的 TSV 轉(zhuǎn)接板（厚度100μm）有四層頂部RDL：三層Cu大馬士革和一層Al。FPGA芯片之間的10000余個(gè)橫向互連主要通過轉(zhuǎn)接板上的0.4μm間距RDL進(jìn)行連接，RDL和鈍化層的最小厚度為1μm。每一個(gè)FPGA具有超過5萬個(gè)節(jié)距為45μm的微凸點(diǎn)，對應(yīng)的TSV轉(zhuǎn)接板上有超過20萬個(gè)微凸點(diǎn)。

圖9 硅通孔轉(zhuǎn)接板Fig.9 TSV interposer

TSV轉(zhuǎn)接板的制造流程如下：1）將光刻膠涂覆到裸Si晶圓上，利用掩膜板經(jīng)過曝光后確定TSV孔的位置，并對其進(jìn)行顯影工藝；2）采用激光或深反應(yīng)離子刻蝕（Deep Reactive Ion Etching，DRIE）工藝刻蝕形成符合設(shè)計(jì)要求的TSV孔；3）由于Si是半導(dǎo)體材料，為了防止TSV漏電以及TSV間的串?dāng)_，必須在TSV孔壁上制作SiO2絕緣層，因此需要采用等離子體增強(qiáng)化學(xué)氣相沉積（Plasma Enhanced Chemical Vapor Deposition， PECVD）的方法將SiO2絕緣層沉積至TSV孔內(nèi)壁上；4）為了防止填充材料與SiO2或Si之間發(fā)生相互擴(kuò)散，使用PVD方法進(jìn)行阻擋層的制作，阻擋層的材料一般為Ti、TiN或Ta；5）若在后續(xù)TSV中導(dǎo)電材料填充的過程中使用電鍍工藝，則需使用PVD方法在阻擋層內(nèi)壁上沉積一層Cu種子層，這是由于電鍍工藝進(jìn)行的前提條件為結(jié)構(gòu)導(dǎo)電，因此需要在阻擋層表面覆蓋一層種子層作為導(dǎo)電層，而最常用的TSV種子層材料為Cu；6）TSV孔的填充方法不止一種，包括采用電鍍方法填充Cu、Ti、Al或焊料，采用濺射方法填充W，或者采用真空印刷方法填充聚合物等；7）在電鍍完成后，必然會(huì)有多余的導(dǎo)電材料附著于晶圓表面，需要采用化學(xué)機(jī)械拋光（Chemical Mechanical Polishing， CMP）工藝去除覆蓋層；8）為了使TSV達(dá)到互連結(jié)構(gòu)的作用，還需要對晶圓進(jìn)行背面減薄，并采用濕法或干法的工藝將導(dǎo)電材料外露，以便后續(xù)結(jié)構(gòu)或器件的連接。在TSV制造完成后，還需要采用電鍍等方法在轉(zhuǎn)接板上制作RDL以實(shí)現(xiàn)互連。通過以上工藝過程可以看出，TSV的制作流程復(fù)雜、工藝成本非常高。

（2）去 TSV 轉(zhuǎn)接板

為了降低成本、提高電性能、進(jìn)一步減小封裝外形，產(chǎn)業(yè)界在近幾年掀起了去TSV（TSV-less）的風(fēng)潮。所謂去TSV轉(zhuǎn)接板，即消除TSV，僅保留Si基板的RDL層以實(shí)現(xiàn)互連，這項(xiàng)技術(shù)可以幫助轉(zhuǎn)接板減低厚度和工藝成本。

2012年8月，ITRI公司提出可以使用穿硅孔（Through Silicon Hole，TSH）轉(zhuǎn)接板替換 TSV轉(zhuǎn)接板。所謂TSH轉(zhuǎn)接板，如圖10（a）所示，孔內(nèi)沒有金屬化，消除了TSV轉(zhuǎn)接板中的介電層、阻擋層和種子層，也省略了TSV轉(zhuǎn)接板的導(dǎo)電材料填充、CMP以及導(dǎo)電材料外露等工藝過程。與TSV轉(zhuǎn)接板相比，TSH轉(zhuǎn)接板只需在硅片上通過激光或DRIE刻蝕制造通孔，并在硅片上制作RDL層即可。TSH同樣可以起到幫助芯片堆疊的目的，可以讓底部芯片的信號(hào)通過Cu柱和焊料傳輸?shù)巾敳啃酒ǚ粗嗳唬粋?cè)的芯片還可以與TSH轉(zhuǎn)接板的RDL進(jìn)行通信。所有芯片的底部都需要焊接到TSH轉(zhuǎn)接板上，以保證結(jié)構(gòu)抵抗熱學(xué)和力學(xué)沖擊的能力，TSH轉(zhuǎn)接板的底面還具有可連接到封裝基板的焊料凸點(diǎn)［8］。

2012年9月，Intel公司提出了嵌入式多芯片連 接 橋 （Embedded Multidie Interconnect Bridge，EMIB）取代TSV轉(zhuǎn)接板的構(gòu)想。芯片之間的橫向通信將由嵌入硅的電橋?qū)崿F(xiàn)，而電源、接地以及其他信號(hào)則通過PCB進(jìn)行傳輸，如圖10（b）所示。EMIB技術(shù)的應(yīng)用需要克服兩個(gè)困難，一個(gè)是EMIB的制造，另一個(gè)是帶 EMIB基板的制造。EMIB的制造需要首先在晶圓上構(gòu)建多層RDL（包括焊盤），然后將減薄晶圓至約60μm，將晶圓的非RDL側(cè)粘接到薄膜上進(jìn)行劃片，劃片后得到單獨(dú)的EMIB結(jié)構(gòu)。帶EMIB基板的制造首先將單獨(dú)EMIB結(jié)構(gòu)的非RDL側(cè)向下放置在基板腔體中的Cu箔上；然后在整個(gè)有機(jī)封裝基板上層壓樹脂膜；在環(huán)氧樹脂表面向下鉆孔至EMIC，并向孔內(nèi)鍍Cu以實(shí)現(xiàn)基板到EMIB的連接；繼續(xù)鍍Cu以實(shí)現(xiàn)基板的橫向連接；還可以通過層壓、鉆孔、鍍Cu的方式制作多層層壓互連結(jié)構(gòu)；在基板最上層制作焊盤和微凸點(diǎn)，將多個(gè)FC芯片倒裝至基板，實(shí)現(xiàn)芯片之間的橫向連接［9］。

2014年，Xilinx公司與SPIL公司共同研發(fā)了一種采用了去TSV轉(zhuǎn)接板的FPGA芯片，這種去TSV基板技術(shù)被命名為無硅互連技術(shù)（Silicon Less Interconnect Technology， SLIT）， 圖 10（c）展示了這種新型的封裝結(jié)構(gòu)?？梢钥闯?，TSV被消除，轉(zhuǎn)接板僅保留了頂部的四層RDL用以實(shí)現(xiàn)FPGA芯片的橫向通信，轉(zhuǎn)接板厚度大大減低［10］。

圖10 去硅通孔轉(zhuǎn)接板Fig.10 TSV-less interposer

SLIT技術(shù)中的去TSV轉(zhuǎn)接板基本制造流程如下：1）在裸硅片上通過電鍍的方法制造多層RDL；2）將FC芯片對準(zhǔn)到晶圓，采用回流焊或者熱壓鍵合的方法完成FC鍵合；3）滴涂底填膠并固化；4）采用EMC對晶圓進(jìn)行一體成型；5）對重構(gòu)晶圓的表面進(jìn)行減薄，露出FC芯片背面；6）在重構(gòu)晶圓的表面粘貼加固晶圓，然后對重構(gòu)晶圓的背面進(jìn)行減??；7）減薄至最外一層RDL后，采用鈍化、光刻、掩模、蝕刻、濺射等一系列工藝構(gòu)建UBM的粘接層和阻擋層；8）電鍍Cu潤濕層和焊料，回流后形成C4凸點(diǎn)。

2016年，ASE公司提出使用FOWLP技術(shù)制造芯片的RDL，如圖10（d）所示。扇出封裝中FC芯片底部含RDL的轉(zhuǎn)接板亦是一種去TSV轉(zhuǎn)接板，這種方法也被稱為扇出晶圓級(jí)基板上芯片（Fan Out Wafer-Level Chip-on-Substrate， FOCoS）技術(shù)［11］。

3 倒裝芯片底填充工藝

為了提高FC組件的封裝可靠性，必須進(jìn)行底填充。底填充可以有效的緩解芯片、基板和焊料三者之間的CTE不匹配，增強(qiáng)封裝體的熱性能，還可以保護(hù)焊料凸點(diǎn)，提升封裝體的力學(xué)性能。底填充造成的性能提高為低成本有機(jī)基板封裝上的FC技術(shù)焊打開了大門，使FC技術(shù)的應(yīng)用更加廣泛，例如可以應(yīng)用在個(gè)人電腦、筆記本電腦、智能手機(jī)、平板電腦等設(shè)備的處理器中。

大多數(shù)底填料是由低膨脹填充材料如熔融石英和液體預(yù)聚物如熱固性樹脂（粘合劑）組成的，均可固化為固體復(fù)合材料。一般，底填充工藝可被分為鍵合后底填充和鍵合前底填充兩大類。

3.1 鍵合后底填充

鍵合后底填充是指在完成FC鍵合后，即FC芯片已經(jīng)在基板上并且焊點(diǎn)已經(jīng)通過回流焊或熱壓鍵合的方式進(jìn)行了鍵合后，再進(jìn)行底部填充。鍵合后底填充可以通過兩種方法實(shí)現(xiàn)，即毛細(xì)管底填充（Capillary Underfill， CUF）和塑模底填充（Molded Underfill， MUF）， 如圖 11 所示。

圖11 鍵合前底填充工藝Fig.11 Process of pre-assembly underfill

CUF是第一種進(jìn)行批量生產(chǎn)的底填充方法，其工藝流程如下：清洗掉芯片完成鍵合后殘余的焊劑，在基板上FC芯片的一側(cè)（或兩側(cè)）用針頭或噴嘴滴涂底填膠，再通過毛細(xì)作用使底填膠完全填滿芯片、焊點(diǎn)和基板之間的間隙，然后通過固化底填料將芯片和基板牢固地結(jié)合起來。CUF只能進(jìn)行單個(gè)芯片的封裝，因此效率較低。

MUF最早由Cookson Electronics公司于2000年提出。在MUF工藝中，改性后的EMC在填充芯片、焊點(diǎn)和基板之間的間隙的同時(shí)，還可以直接進(jìn)行芯片的封裝，同芯片的封裝材料和底填充材料同時(shí)形成，這可以在一定程度上增加芯片的封裝效率。

鍵合后底填充的方法需要利用細(xì)縫的毛細(xì)管虹吸收作用將填料吸入并向芯片基板的中心流動(dòng)，但是隨著凸點(diǎn)的尺寸及節(jié)距的減小，底填料在芯片和基板之間的流動(dòng)越來越困難，通常需要真空輔助，而且需要將底填料中的熔融石英填充材料控制在非常小的尺寸。因此，鍵合后底填充越來越無法滿足細(xì)節(jié)距和極細(xì)節(jié)距芯片的使用要求［12］。

3.2 鍵合前底填充

為了避免鍵合后底填充工藝的缺點(diǎn)，鍵合前底填充工藝得到了廣泛研究。鍵合前底填充即在FC芯片與基板進(jìn)行鍵合前進(jìn)行底部填充。鍵合前底填充通過將無流動(dòng)底填料（No-Flow Underfill，NUF）、 絕緣膏（Nonconductive Paste， NCP）或絕緣薄膜（Nonconductive Film，NCF）涂覆在基板或芯片表面，如圖12所示，再將芯片與基板倒裝，采用熱壓鍵合的方法進(jìn)行鍵合［12］。

圖12 鍵合后底填充工藝Fig.12 Process of post-assembly underfill

4 倒裝芯片封裝可靠性

FC封裝通過芯片凸點(diǎn)將芯片和基板鍵合在一起。一方面，F(xiàn)C封裝體具有種類繁多的材料，芯片、凸點(diǎn)和基板中不同材料之間的性能差異尤其是CTE的差異會(huì)導(dǎo)致諸多的可靠性問題，造成FC封裝體在各類載荷作用下的分層與破裂。另一方面，F(xiàn)C封裝體中還存在幾個(gè)結(jié)合面，如芯片與凸點(diǎn)的結(jié)合面及凸點(diǎn)和基板的結(jié)合面等，這些結(jié)合面也是封裝體使用過程中的薄弱環(huán)節(jié)，尤其在細(xì)節(jié)距以及極細(xì)節(jié)距的條件下，結(jié)合面的面積更小，更容易發(fā)生可靠性問題。十分有必要對FC封裝的可靠性問題進(jìn)行深入研究，并根據(jù)研究結(jié)果進(jìn)行優(yōu)化設(shè)計(jì)。

4.1 封裝過程對FC可靠性的影響

于晶圓上制作焊錫凸點(diǎn)最成熟的方法是電鍍工藝，較好的參數(shù)選擇可以制造出大小均勻的焊錫凸點(diǎn)。在微凸點(diǎn)鍵合過程中，兩個(gè)微凸點(diǎn)之間的雜質(zhì)會(huì)影響微凸點(diǎn)的鍵合可靠性，加速失效。此外，鍵合過程中溫度壓力等工藝參數(shù)的錯(cuò)誤選擇也會(huì)使微凸點(diǎn)鍵合不良，導(dǎo)致焊點(diǎn)更快失效。在回流焊過程中，由于助焊劑的揮發(fā)會(huì)導(dǎo)致在各界面處的產(chǎn)生焊接空洞，而細(xì)節(jié)距和極細(xì)節(jié)距凸點(diǎn)的可靠性更容易被焊接空洞影響。

4.2 熱載荷作用下FC封裝的可靠性

FC封裝體在經(jīng)歷溫度變化如熱疲勞和熱沖擊的過程中，會(huì)由于結(jié)構(gòu)中材料CTE的不匹配而在結(jié)構(gòu)中產(chǎn)生熱應(yīng)力。影響封裝體熱機(jī)械性能的CTE不匹配主要發(fā)生在芯片與焊料凸點(diǎn)之間、基板與焊料凸點(diǎn)之間以及Sn基焊料凸點(diǎn)的c軸和a軸之間。諸多文獻(xiàn)都表明在熱疲勞作用下，封裝體中芯片與凸點(diǎn)的界面、基板與凸點(diǎn)的界面最容易產(chǎn)生疲勞裂紋并最終斷裂，在此不做過多贅述。Sn晶體中c軸和a軸CTE不匹配也對焊點(diǎn)熱疲勞性能有重要影響，這是一個(gè)重要的現(xiàn)象，由材料的顯微形貌直接影響結(jié)構(gòu)的可靠性，需要深入的探討。通過計(jì)算不同取向的兩個(gè)晶粒在熱疲勞過程中對晶界產(chǎn)生的應(yīng)力，可以解釋焊點(diǎn)表面產(chǎn)生晶界滑移的驅(qū)動(dòng)力是不同取向晶粒之間的CTE不匹配。在PBGA芯片倒裝焊點(diǎn)的熱疲勞失效和晶體取向的關(guān)系研究中，發(fā)現(xiàn)c軸平行于基板時(shí)更容易在芯片側(cè)界面處形成裂紋，這可能是由于從單個(gè)焊點(diǎn)取向考慮。當(dāng)c軸平行于基板時(shí)，基板平面上各方向的CTE 差異較大， 在1.5×10-5／K～3×10-5／K 范圍內(nèi)波動(dòng)；而當(dāng)c軸垂直于基板時(shí)，基板平面上CTE表現(xiàn)為各向同性，約為1.5×10-5／K。因此，c軸平行于基板時(shí)，存在較為嚴(yán)重的CTE不匹配［13］。

在熱載荷過程中除了CTE不匹配造成的熱應(yīng)力，在互連結(jié)構(gòu)中由于不同金屬擴(kuò)散速率的不同產(chǎn)生的Kirkendall空洞也會(huì)對封裝體的可靠性產(chǎn)生影響。

當(dāng)FC封裝用到了TSV轉(zhuǎn)接板時(shí)，就不得不考慮轉(zhuǎn)接板的熱機(jī)械可靠性問題。TSV具有特殊的高深寬比結(jié)構(gòu)以及多層界面結(jié)構(gòu)，在Cu填充TSV中，各層材料之間的CTE差異會(huì)導(dǎo)致受熱過程中TSV結(jié)構(gòu)中的熱應(yīng)力的產(chǎn)生，進(jìn)而造成Cu相對于基體的脹出或縮進(jìn)。如圖13所示，變形會(huì)使TSV周圍結(jié)構(gòu)或器件發(fā)生變形和失效，從而導(dǎo)致整個(gè)電路的失效。在產(chǎn)生Cu脹出或Cu縮進(jìn)的同時(shí)，還會(huì)伴隨著裂紋和空洞的產(chǎn)生。隨著TSV直徑的不斷減小，空洞與裂紋的負(fù)面作用越來越明顯，會(huì)嚴(yán)重影響器件的性能，甚至導(dǎo)致TSV的開路［14］。

圖13 TSV在熱載荷作用下的變形行為Fig.13 Deformation behavior of TSV under thermal loads

4.3 力的作用下FC封裝的可靠性

FC封裝在力的作用下的失效主要表現(xiàn)為在跌落沖擊作用下的失效。隨著移動(dòng)式電子器件的普及，焊點(diǎn)的跌落沖擊可靠性被認(rèn)為是關(guān)鍵的可靠性問題。在跌落測試中，凸點(diǎn)和芯片以及基板的連接位置同樣是薄弱環(huán)節(jié)。而且由于凸點(diǎn)焊料會(huì)與芯片及基板的金屬層發(fā)生反應(yīng)生成硬脆的IMC層，所以在跌落測試中還可以發(fā)現(xiàn)，大多數(shù)的裂紋產(chǎn)生于IMC層，并且會(huì)沿著IMC層進(jìn)行擴(kuò)展，如圖 14 所示［15］。

圖14 跌落測試中產(chǎn)生的裂紋Fig.14 Crack formed under drop test

4.4 電遷移作用下FC封裝的可靠性

理論上，金屬原子在電子風(fēng)力作用下的遷移會(huì)導(dǎo)致互連結(jié)構(gòu)的一端（電子流入端）發(fā)生由于物質(zhì)消耗產(chǎn)生的空洞現(xiàn)象，另一端（電子流出端）發(fā)生由于物質(zhì)堆積產(chǎn)生的小丘現(xiàn)象，這就是物質(zhì)的電遷移現(xiàn)象。FC封裝體的電遷移失效主要發(fā)生在互連結(jié)構(gòu)處，即芯片-凸點(diǎn)-基板結(jié)構(gòu)之間，如圖15所示。除此之外，由于封裝中多采用Sn基焊料作為凸點(diǎn)材料，Sn晶體的各向異性造成的可靠性問題必須有所研究。錫晶體中c軸的擴(kuò)散系數(shù)遠(yuǎn)大于a軸，對擴(kuò)散相關(guān)的可靠性問題產(chǎn)生顯著影響。在電遷移過程中，當(dāng)c軸平行于電流方向時(shí)，電遷移速率顯著加快，促進(jìn)物質(zhì)從負(fù)極向正極遷移。從動(dòng)力學(xué)分析和實(shí)驗(yàn)兩方面均可驗(yàn)證當(dāng)錫晶體的c軸和電子流動(dòng)方向一致的時(shí)候可以極大的促進(jìn)IMC的遷移，縮短焊點(diǎn)的電遷移壽命。與電子流動(dòng)方向一致的c軸晶粒前方如果存在與電子流動(dòng)方向一致的a軸晶粒，則IMC在二者界面處累積，該現(xiàn)象是由于沿a軸晶粒的遷移速率遠(yuǎn)小于c軸晶粒，阻擋了IMC進(jìn)一步向前方推移。采用同步輻射Laue衍射方法原位分析了焊點(diǎn)在電遷移過程中的晶粒轉(zhuǎn)動(dòng)情況，可以發(fā)現(xiàn)部分晶粒存在微小轉(zhuǎn)動(dòng)，偏轉(zhuǎn)角在 0.5°范圍內(nèi)［13］。

圖15 FC封裝中的電遷移現(xiàn)象Fig.15 Electromigration in FC assemly

5 結(jié)論

微系統(tǒng)集成技術(shù)的飛速進(jìn)步持續(xù)推動(dòng)著FC技術(shù)的發(fā)展。發(fā)明至今，F(xiàn)C技術(shù)在新材料、新工藝上的不斷創(chuàng)新擴(kuò)展了技術(shù)的應(yīng)用范圍，也降低了技術(shù)的工藝成本。從C4焊料凸點(diǎn)到C2凸點(diǎn)是對細(xì)節(jié)距工藝的探索，從傳統(tǒng)倒裝形式到扇入扇出型封裝是芯片尺寸限制下對更高I／O端口數(shù)和更可靠封裝的追求，從陶瓷基板到有機(jī)層壓基板和Si基板是在降低成本的驅(qū)動(dòng)下實(shí)現(xiàn)更復(fù)雜信號(hào)的傳輸。接下來，F(xiàn)C技術(shù)的前沿發(fā)展仍然會(huì)沿著更細(xì)節(jié)距、更細(xì)線寬以及更多層布線的方向前進(jìn)。在芯片凸點(diǎn)方面，純Cu凸點(diǎn)的制作及Cu-Cu直接鍵合將成為發(fā)展目標(biāo)，同時(shí)大熱的扇出型封裝仍有工藝改進(jìn)空間；在基板方面，去TSV轉(zhuǎn)接板將會(huì)成為主流，如何解決去TSV轉(zhuǎn)接板在應(yīng)用過程中的翹曲、屈服等可靠性問題迫在眉睫；底填充方面，仍需對細(xì)節(jié)距和超細(xì)節(jié)距FC芯片的底填充新工藝進(jìn)行開發(fā)；可靠性方面，在不斷追求更小尺寸和更細(xì)節(jié)距的趨勢下，傳統(tǒng)的失效機(jī)理已經(jīng)無法解釋小尺寸下結(jié)構(gòu)的失效行為，更微觀尺度的結(jié)構(gòu)失效機(jī)理以及多物理場耦合作用下的失效形式需要更深入的研究。