李暢　劉玲

摘要：版圖設(shè)計(jì)是集成電路設(shè)計(jì)的關(guān)鍵環(huán)節(jié)，本文針對(duì)在版圖設(shè)計(jì)過程中出現(xiàn)的失配現(xiàn)象進(jìn)行原因分析，研究了版圖匹配措施，盡可能減少在版圖設(shè)計(jì)中出現(xiàn)的失配現(xiàn)象。

關(guān)鍵詞：集成電路;版圖設(shè)計(jì);失配;原因

中圖分類號(hào)：TN402 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1007-9416（2019）08-0097-02

0 引言

版圖設(shè)計(jì)是一個(gè)電路設(shè)計(jì)思想實(shí)現(xiàn)為物理版圖的過程，是設(shè)計(jì)階段的最后過程?，F(xiàn)如今CMOS工藝實(shí)現(xiàn)過程復(fù)雜度和運(yùn)作效率越來越高，工作電壓呈現(xiàn)一個(gè)下降趨勢(shì)。在設(shè)計(jì)中各類器件尺寸減小一定程度上節(jié)省了芯片面積，功耗變低，本征速度升高，但是不同模塊中的串?dāng)_和版圖設(shè)計(jì)中的非理想性，影響了系統(tǒng)的工作速度與精度。特別是現(xiàn)階段納米級(jí)工藝條件下，隨機(jī)的工藝波動(dòng)也會(huì)造成與器件之間的參數(shù)失配。因此隨著集成電路尺寸的越來越小，工藝變化引起的失配現(xiàn)象也越來越嚴(yán)重，生產(chǎn)過程中的成品率也降低。減少或者消除失配對(duì)電路性能的影響，是當(dāng)前必須重視的問題。

1 失配概述

失配，在集成電路設(shè)計(jì)中要確保器件有良好的對(duì)稱性。發(fā)生失配會(huì)造成集成電路的精度和性能降低。分析產(chǎn)生失配問題的原因有兩種，一種是由于沒有選用參數(shù)和尺寸合適的元件產(chǎn)生的隨機(jī)失配問題，另一種失配產(chǎn)生的原因是由于版圖設(shè)計(jì)技術(shù)不合理造成的，分析造成這種失配問題的產(chǎn)生原因，主要有在柵氧生長、漏源注入、蝕刻與顯影等工藝工程中幾何收縮與擴(kuò)大造成的工藝偏差。元件在壓力、溫度、氧化層厚度等方面存在的梯度和距離造成的失配。多晶硅刻蝕率的變化和擴(kuò)散區(qū)相互影響，都是會(huì)造成失配問題。另外在封裝應(yīng)力方面也會(huì)產(chǎn)生失配問題。

2 失配產(chǎn)生的原因

工藝偏差是產(chǎn)生失配問題的主要原因，在實(shí)際設(shè)計(jì)和制版中常有以下幾種失配類型[1，2]。

2.1 光刻膠的選擇

工藝偏差是在硅片生產(chǎn)中造成的，光刻過程中沒有正確選擇光刻膠和曝光方式都是會(huì)造成失配問題的產(chǎn)生。光刻膠在使用中區(qū)分正光刻膠和負(fù)光刻膠，正光刻膠具有分辨率高和對(duì)比度好的優(yōu)勢(shì)，但是在粘附性和抗刻蝕方面能力較差，負(fù)光刻膠彌補(bǔ)了正光刻膠的缺點(diǎn)但是在顯影時(shí)易發(fā)生膨脹與變形，造成分辨率低的現(xiàn)象。在正確選擇光刻膠的方面如果采用的腐蝕液是堿性的使用負(fù)光刻膠。

2.2 曝光方式選擇

曝光方式有陰影式曝光和投影式曝光，陰影式曝光有掩膜和基片的光膠層發(fā)生直接接觸的接觸式曝光和掩膜與光膠層不直接接觸的非接觸式曝光。接觸式曝光易于操作，成本低和分辨率高的優(yōu)勢(shì)，但是由于是直接接觸容易灰塵和雜質(zhì)容易損壞光膠層，合格率下降。非接觸式曝光避免了接觸但是由于掩膜與基片之間存在間距，存在光的衍射現(xiàn)象，分辨率下降。投影式曝光是新的曝光方式，兼具接觸式和非接觸式曝光的優(yōu)勢(shì)，掩膜和基片不直接發(fā)聲接觸，利用光學(xué)投影成像的原理，以投影的方式把掩膜上的圖像投射到感光基片上，實(shí)現(xiàn)了圖像的轉(zhuǎn)移，由于這種曝光方式不會(huì)出現(xiàn)色差和像差被廣泛使用，電子束曝光技術(shù)是當(dāng)前普遍采用的投影式曝光技術(shù)，但是光的衍射、光源質(zhì)量、抗蝕劑一定要進(jìn)行合理的控制。

3 版圖匹配措施

在集成電路設(shè)計(jì)中版圖設(shè)計(jì)是和工藝連接是最為密切的，是集成電路設(shè)計(jì)中重要的部分，我們采用版圖匹配技術(shù)可以有效消除集成電路設(shè)計(jì)過程中的失配問題[3，4]。

3.1 降低工藝梯度影響

解決這一問題需要采用中心對(duì)稱結(jié)構(gòu)來解決，在一般匹配要求多的結(jié)構(gòu)采用對(duì)稱結(jié)構(gòu)，這種結(jié)構(gòu)連線接單，能夠很好的抵御橫向梯度的影響，適應(yīng)在面積較小的電路中使用。在匹配精度要求較高電路中，采用共質(zhì)心結(jié)構(gòu)，也適用在大面積的電路中使用。在生產(chǎn)中采用分散性和緊湊性兩種方式，分散性讓每個(gè)器件盡可能的均勻分布在陣列中，緊湊性是讓整個(gè)陣列盡可能緊湊，最好的布局方式是正方形的布局形式。

3.2 確保晶硅刻蝕率相同

在電流鏡和差動(dòng)放大器同步使用的電路中，我們可以使用Dummy管配置在MOS管的兩側(cè)，這樣可以他們和周圍的管子保持一致。電阻也可以匹配Dummy管，但是擺放上要與原電阻保持一致，在長度方面也要隨機(jī)做一些調(diào)整。特別是在模擬電路中，多支路比例電流鏡、差動(dòng)放大器的設(shè)計(jì)需要在壓力效應(yīng)、體積效應(yīng)、熱效應(yīng)方面保持一致，保持相同環(huán)境。

3.3 消除寄生效應(yīng)

因?yàn)楣に嚻钤诩呻娐钒鎴D設(shè)計(jì)時(shí)也會(huì)產(chǎn)生一些寄生電阻、寄生電容、器件自身寄生等寄生效應(yīng)。電流流過的地方會(huì)產(chǎn)生一種寄生電阻，因此每根金屬導(dǎo)線都會(huì)產(chǎn)生寄生電阻，可以采用增加線寬和減少金屬長度來減小寄生電阻。在實(shí)際操作中盡量不適應(yīng)最小的線寬，如果要減少線寬可以采用幾層金屬并聯(lián)走線和打孔的方式減少寄生電阻。在兩種不同的材料之間也會(huì)產(chǎn)生寄生電容，所以金屬與襯底的平板電容是必須重視的問題。主要采用的辦法是在電路模塊和電子元件上不要走線，盡量選擇走高層金屬走線。敏感信號(hào)要相互遠(yuǎn)離，縮短長度并不走元件上。在有長距離的走線時(shí)懸著分路走線。對(duì)與器件自身的寄生效應(yīng)的消除可以多管并聯(lián)方式取代晶體管。

3.4 消除天線效應(yīng)

晶片表面在經(jīng)過刻蝕后表面有電荷，導(dǎo)體在暴露的環(huán)境下收集能損壞柵介質(zhì)的電荷，電荷集聚產(chǎn)生天線效應(yīng)，我們一般采用跳線法和添加天線器件消除天線效應(yīng)。跳線法是把存在天線效應(yīng)的金屬層斷開，并通過孔連接到其他層，再回到當(dāng)前層，跳線法的使用要注意嚴(yán)格控制布線層次變化和通孔數(shù)量。所謂添加天線器件是給存在天線效應(yīng)的金屬層街上反偏二極管，形成電荷的釋放回路，電荷與柵氧層不發(fā)生聯(lián)系進(jìn)而控制天線效應(yīng)。我們還可以在長線中插入緩沖器，把長線切斷。

3.5 規(guī)范布線

版圖設(shè)計(jì)合理的前提下還要進(jìn)行規(guī)范布線，布線常用手段是內(nèi)折連線和外折連線，雖然內(nèi)折連線節(jié)省空間，但容易出現(xiàn)引入金屬化誘發(fā)失配，因此在單層鋁的環(huán)境下優(yōu)先使用外折連線。在參數(shù)匹配的兩個(gè)電容之間的連線也會(huì)產(chǎn)生引入寄生電容導(dǎo)致失配現(xiàn)象產(chǎn)生，所以任何一條走線都會(huì)產(chǎn)生寄生，控制寄生參數(shù)匹配是決定失配是否發(fā)生的關(guān)鍵。

4 版圖設(shè)計(jì)注意原則

版圖設(shè)計(jì)與工藝設(shè)計(jì)密不可分，在版圖設(shè)計(jì)上采用匹配模式是非常有效的減少失配問題的手段。在降低工藝梯度方面，多采用對(duì)稱結(jié)構(gòu)，這樣的好處是連線簡便，可以橫好抗衡橫向梯度的影響。在硬件布局上芯片中心的應(yīng)力應(yīng)該是最小的，然后呈現(xiàn)遞增的擴(kuò)散趨勢(shì)，在芯片的外圍的應(yīng)力是最大的。如果是發(fā)熱器件，等溫線的密度呈現(xiàn)下降趨勢(shì)，外圍的溫度影響應(yīng)該是最小的。我們總結(jié)布局方式有四條規(guī)則：（1）一致性原則，匹配器件要位于同一等壓和方向，在質(zhì)心上是一致的。（2）對(duì)稱性原則，陣列的排布應(yīng)該是對(duì)稱排布，通常用X、Y軸對(duì)稱。（3）分散性原則，最大可能的分散器件，讓各器件均勻分布。（4）緊湊型原則，在器件的排布上盡可能的緊湊。

參考文獻(xiàn)

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[4] 周志安.集成電路設(shè)計(jì)[J].中外企業(yè)家，2013（36）：219-220.

Research on Mismatch in Integrated Circuit Layout Design

LI Chang， LIU Ling

（Xi'an Institute of Power Electronics Technology ， Xi'an Shaanxi? 710077）

Abstract：Layout design is a key part of integrated circuit design， this paper analyzes the cause of the mismatch phenomenon in the layout design process and studies the layout matching measures， As far as possible reduce mismatch in layout design.

Key words：integrated circuit; layout design; mismatch; reason