胡 晉 王彥輝 張 弓

（江南計(jì)算技術(shù)研究所 無(wú)錫 214083）

1 引言

隨著半導(dǎo)體集成電路工藝制程的不斷躍升，在未來(lái)數(shù)十年左右的時(shí)間內(nèi)，晶體管尺寸的縮減將受限于基本物理定律，繼續(xù)通過(guò)縮減晶體管尺寸來(lái)提升半導(dǎo)體集成電路系統(tǒng)集成度將變得尤為困難。目前，基于硅通孔（TSV）的三維芯片堆疊技術(shù)已經(jīng)成為一項(xiàng)可以實(shí)現(xiàn)超大規(guī)模集成電路集成度跨越式發(fā)展從而延續(xù)摩爾定律甚至超越摩爾定律的潛在技術(shù)解決方案［1～4］。

三維芯片通過(guò)TSV 實(shí)現(xiàn)多層芯片垂直方向堆疊與互連，可以顯著提高半導(dǎo)體芯片的集成度，縮短互連長(zhǎng)度，提高傳輸帶寬。與此同時(shí)，芯片集成度、電源功耗及信號(hào)傳輸速率的大幅提升，也導(dǎo)致電源與信號(hào)噪聲余量的顯著減少，此外由于互連TSV 的引入將導(dǎo)致TSV 電感與芯片電容產(chǎn)生諧振效應(yīng)，以及電源分配網(wǎng)絡(luò)寄生分布特性所帶來(lái)的電源地反彈或同步開(kāi)關(guān)噪聲等一系列電源完整性問(wèn)題，對(duì)三維堆疊芯片電源完整性設(shè)計(jì)提出了嚴(yán)峻的挑戰(zhàn)［5～11］。為此，本文針對(duì)三維堆疊芯片電源分配網(wǎng)絡(luò)電源完整性仿真技術(shù)進(jìn)行研究，在分析典型單層芯片電源地金屬層物理結(jié)構(gòu)的基礎(chǔ)上建立單層芯片電源分配網(wǎng)絡(luò)分析模型。隨后建立多層芯片層間互連電源地TSV 對(duì)等效RLGC 電路模型，結(jié)合單層芯片電源分配網(wǎng)絡(luò)分析模型，拓展建立堆疊芯片電源分配網(wǎng)絡(luò)仿真分析模型。在電源完整性仿真分析中，利用數(shù)值分析方法，分別進(jìn)行三維堆疊芯片電源分配網(wǎng)絡(luò)頻域阻抗特性與時(shí)域電源波動(dòng)仿真，并且就芯片級(jí)濾波電容對(duì)堆疊芯片電源分配網(wǎng)絡(luò)時(shí)域噪聲的影響進(jìn)行了分析。

2 單層芯片電源分配網(wǎng)絡(luò)分析模型

開(kāi)展三維堆疊芯片電源完整性仿真技術(shù)研究，首先需要針對(duì)單層芯片的電源分配網(wǎng)絡(luò)進(jìn)行仿真分析。當(dāng)前超大規(guī)模集成電路芯片規(guī)模龐大，集成數(shù)十億個(gè)晶體管，電源地網(wǎng)絡(luò)異常復(fù)雜，對(duì)芯片級(jí)電源分配網(wǎng)絡(luò)仿真分析方法以及分析工具都提出了巨大的挑戰(zhàn)。本文利用芯片金屬層電源地網(wǎng)格物理結(jié)構(gòu)信息，建立簡(jiǎn)化的網(wǎng)格型單層芯片電源分配網(wǎng)絡(luò)等效電路模型。

圖1 為單層芯片網(wǎng)格型電源分配網(wǎng)絡(luò)。為簡(jiǎn)化分析，芯片級(jí)電源分配網(wǎng)絡(luò)由兩個(gè)電源地金屬層構(gòu)成，分別為Metal1 和Metal2。在Metal2 層水平的電源線和地線以均勻間隔垂直布設(shè)，相應(yīng)地，在Metal1 層垂直的電源線和地線以均勻間隔水平布設(shè)，電源與地通過(guò)Metal1層和Metal2層間過(guò)孔連接構(gòu)成網(wǎng)格型電源分配網(wǎng)絡(luò)。

圖1 單層芯片網(wǎng)格型電源分配網(wǎng)絡(luò)

圖2 單層芯片網(wǎng)格型電源分配網(wǎng)絡(luò)等效電路模型

圖2 為由單層芯片網(wǎng)格型電源分配網(wǎng)絡(luò)所建立的等效電路模型，其單元網(wǎng)格電路參數(shù)可由電源地金屬層物理結(jié)構(gòu)信息理論推導(dǎo)得到［12］。

其中，LP 為金屬層線間隔，LW 為金屬層線寬，T1、T2分別為Meta1和Metal2層層厚，H1、H2分別為介質(zhì)層層厚，σCu為金屬銅的電導(dǎo)率，εrμ0分別為介電常數(shù)和磁導(dǎo)率，Cor為趨膚效應(yīng)因子。

在芯片級(jí)金屬層電源地網(wǎng)格規(guī)劃中選擇較大的線寬，同時(shí)縮小電源地線間隔，可以降低電源分配網(wǎng)絡(luò)的頻域阻抗，進(jìn)而提高芯片電源分配系統(tǒng)的穩(wěn)定性。與此同時(shí)，需要考慮的是芯片級(jí)金屬層電源地網(wǎng)格規(guī)劃必須要結(jié)合工藝制程、芯片面積、布局規(guī)劃、電源供電、功耗控制等多種因素來(lái)綜合考量。此外，在金屬層中插入片上濾波電容也可以直接有效地降低芯片電源分配網(wǎng)絡(luò)的頻域阻抗特性。

3 三維堆疊芯片電源分配網(wǎng)絡(luò)分析模型

3.1 電源地TSV對(duì)建模

硅通孔是三維堆疊芯片的重要組成部分，單層芯片通過(guò)硅通孔層間互連構(gòu)成三維堆疊芯片。相應(yīng)地，三維堆疊芯片電源分配網(wǎng)絡(luò)分析模型可以由單層芯片電源分配網(wǎng)絡(luò)模型及電源地TSV 對(duì)RLGC模型級(jí)聯(lián)而得到，簡(jiǎn)化起見(jiàn)，這里忽略了信號(hào)與電源地之間的相互影響。電源地TSV 對(duì)RLGC 模型由信號(hào)TSV 對(duì)模型［13］引申而來(lái)，如圖3 所示。其中，模型參數(shù)CUnderfill、CIMD、CInsulator、CBump、CSi、GSi、RTSV、RBump、LBump與信號(hào)TSV 對(duì)RLGC 等效電路模型相同，具體計(jì)算方法可參考文獻(xiàn)［13］，限于篇幅，這里不再贅述。所不同的地方在于需要考慮電源地TSV 之間的耦合效應(yīng)對(duì)硅通孔寄生電感的影響。

電源地TSV 寄生電感LTSV可以由式（4）～（6）計(jì)算得到：

其中，LST為硅通孔自電感，LMT為硅通孔互電感，dTSV、hTSV、μr，TSV、pTSV分別為硅通孔的直徑、高度、磁導(dǎo)率以及TSV的間距。

圖3 電源地TSV對(duì)RLGC模型

3.2 網(wǎng)格型電源地TSV對(duì)互感

在分析網(wǎng)格型電源分配網(wǎng)絡(luò)時(shí)，需要進(jìn)一步考慮相鄰多個(gè)電源地TSV對(duì)所帶來(lái)的互感耦合效應(yīng)。

圖4 為網(wǎng)格型電源分配網(wǎng)絡(luò)電源地TSV 對(duì)互感計(jì)算的示意圖，其電源地?cái)[放采用典型的交錯(cuò)排布布局。圖中LTP為電源TSV 電感，LTG為地TSV電感，LMT1，2，3分別為水平、垂直和對(duì)角方向上的互感。在電源地網(wǎng)格型交錯(cuò)分配條件下，水平和垂直方向上電源電流同向流動(dòng)，LMT1，2為正值，而在對(duì)角方向上電源電流反向流動(dòng)，LMT3為負(fù)值。因此，位于網(wǎng)格陣列中心區(qū)域的電源TSV 電感LTP可以通過(guò)式（7）計(jì)算得到，LMT1，2，3可通過(guò)式（6）計(jì)算得到，位于網(wǎng)格陣列中心區(qū)域的地TSV 電感LTG可以參照式（7）計(jì)算，而位于網(wǎng)格陣列邊沿區(qū)域的電源地TSV電感可以類似計(jì)算得到。

圖4 網(wǎng)格型電源地分配網(wǎng)絡(luò)硅通孔互感

4 電源完整性仿真

4.1 頻域仿真

在頻域仿真中，利用前文所述方法計(jì)算電源分配網(wǎng)絡(luò)頻域阻抗曲線，對(duì)比單層芯片與三維堆疊芯片的頻域阻抗特性?？紤]兩層芯片堆疊，芯片尺寸為1000μm×1000μm，金屬層層厚T2、T1分別為1μm 和0.8μm，介質(zhì)層層厚H2、H1分別為0.6μm和4μm，線寬LW 與線間隔LP 分別為10μm 和25μm。芯片間互連TSV 高度為50μm，電源地TSV對(duì)采用交錯(cuò)布局，水平與垂直方向間隔為100μm。分別計(jì)算得到電源地TSV對(duì)的寄生電感，結(jié)合單層芯片電源分配網(wǎng)絡(luò)等效電路模型及層間互連電源地TSV 對(duì)RLGC 模型可最終得到多層堆疊芯片的電源分配網(wǎng)絡(luò)頻域阻抗曲線。

圖5 單層與堆疊芯片電源分配網(wǎng)絡(luò)頻域阻抗特性

圖5 為所得到的單層芯片與三維堆疊芯片電源分配網(wǎng)絡(luò)頻域阻抗對(duì)比曲線。圖中可以看出，堆疊芯片由于堆疊了兩層芯片，芯片電地網(wǎng)格寄生電容翻倍，導(dǎo)致電源分配網(wǎng)絡(luò)頻域阻抗在較低頻段（1GHz～10GHz）內(nèi)阻抗降低，而由于層間互連TSV的引入導(dǎo)致TSV電感與芯片電容產(chǎn)生諧振，從而在較高頻段（＞10GHz）內(nèi)產(chǎn)生頻域阻抗諧振點(diǎn)。進(jìn)一步比較堆疊芯片內(nèi)不同位置的電源分配網(wǎng)絡(luò)頻域阻抗特性，可以看出底層芯片與頂層芯片兩者的頻域阻抗曲線近似相同，由于電源網(wǎng)格級(jí)聯(lián)，頂層芯片電源分配網(wǎng)絡(luò)寄生電感大于底層芯片，導(dǎo)致電源分配網(wǎng)絡(luò)頻域阻抗諧振點(diǎn)向低頻方向移動(dòng)。

4.2 時(shí)域仿真

頻域阻抗性能仿真主要表征電源分配網(wǎng)絡(luò)頻域LCR寄生參數(shù)特性，三維堆疊芯片電源分配網(wǎng)絡(luò)性能評(píng)估還需要結(jié)合負(fù)載翻轉(zhuǎn)電流特性開(kāi)展精確的時(shí)域電源波動(dòng)仿真分析。由三維堆疊芯片電源分配網(wǎng)絡(luò)頻域分析所得到的多端口S 參數(shù)模型頻帶寬、動(dòng)態(tài)范圍大，直接級(jí)聯(lián)多端口S 參數(shù)模型并利用DesignerSI、Speed2000 等電路仿真器［14-15］進(jìn)行復(fù)雜電源分配網(wǎng)絡(luò)時(shí)域電路仿真，不僅導(dǎo)致仿真時(shí)間過(guò)長(zhǎng)、仿真效率偏低，更易于激發(fā)無(wú)源及穩(wěn)定性問(wèn)題［16］，導(dǎo)致仿真失效。

這里利用Matlab 數(shù)值分析方法對(duì)三維堆疊芯片電源分配系統(tǒng)時(shí)域電源波動(dòng)響應(yīng)進(jìn)行分析。具體做法為首先對(duì)負(fù)載翻轉(zhuǎn)電流進(jìn)行數(shù)字時(shí)域采樣，隨后對(duì)時(shí)域變化電流進(jìn)行快速傅立葉變換得到頻域電流，頻域電流與前文三維堆疊芯片電源分配網(wǎng)絡(luò)頻域分析所獲得的電源分配系統(tǒng)頻域阻抗矩陣點(diǎn)乘后再進(jìn)行逆傅立葉變換得到時(shí)域電源壓降，理想輸入電壓源減去電源壓降最后得到堆疊芯片電源分配系統(tǒng)實(shí)際的時(shí)域電源波動(dòng)響應(yīng)。

圖6 為堆疊芯片負(fù)載翻轉(zhuǎn)電流波形，考慮鋸齒波形負(fù)載翻轉(zhuǎn)電流，電流周期為15.6ns，電流幅度在1A～2A 范圍內(nèi)變化，時(shí)域仿真時(shí)間為200ns，理想輸入電壓源為0.9V，采用1024 點(diǎn)快速傅里葉變換進(jìn)行分析。三維堆疊芯片層數(shù)、尺寸、線寬與線間隔等分析條件與前文所述堆疊芯片電源分配網(wǎng)絡(luò)頻域分析相同。

圖6 堆疊芯片負(fù)載翻轉(zhuǎn)電流

首先分析兩層芯片電流同時(shí)翻轉(zhuǎn)條件下，底層芯片與頂層芯片電源分配網(wǎng)絡(luò)的時(shí)域電源波動(dòng)響應(yīng)，如圖7 所示?？梢钥闯觯?dāng)兩層芯片負(fù)載電流同時(shí)翻轉(zhuǎn)時(shí)，頂層芯片與底層芯片電源分配網(wǎng)絡(luò)均會(huì)有負(fù)載翻轉(zhuǎn)電流流過(guò)，同時(shí)兩層芯片間電流亦可呈疊加特性，導(dǎo)致在頂層芯片與底層芯片電源分配網(wǎng)格上形成較大的電源噪聲，其無(wú)論是電源直流壓降還是交流擺幅都無(wú)法滿足電源分配網(wǎng)絡(luò)的設(shè)計(jì)要求。

為了降低三維堆疊芯片負(fù)載電流同時(shí)翻轉(zhuǎn)所產(chǎn)生的電源噪聲，需要設(shè)計(jì)穩(wěn)健的片上電源分配系統(tǒng)，增加芯片級(jí)濾波電容容量，同時(shí)結(jié)合芯片電流密度分布優(yōu)化片內(nèi)濾波電容擺放。這里分別考慮底層與頂層芯片片上濾波電容為10nF、20nF 和30nF 三種情況，同時(shí)為簡(jiǎn)化分析，片上濾波電容采用全芯片均勻配置。圖8 為增加芯片片上電容后得到的堆疊芯片電源分配網(wǎng)格時(shí)域波動(dòng)，可以看出，在芯片金屬層插入片上濾波電容可以直接有效地降低三維堆疊芯片電源分配網(wǎng)絡(luò)的時(shí)域電源波動(dòng)。在實(shí)際設(shè)計(jì)中，芯片電容擺放也涉及到芯片面積規(guī)劃、漏電功耗控制等多種因素，需要綜合考慮。

圖7 堆疊芯片時(shí)域電源波動(dòng)

圖8 堆疊芯片時(shí)域電源波動(dòng)（增加芯片片上電容）

5 結(jié)語(yǔ)

本文研究三維堆疊芯片電源分配網(wǎng)絡(luò)電源完整性建模與仿真技術(shù)。首先根據(jù)芯片金屬層物理結(jié)構(gòu)建立單層芯片電源分配網(wǎng)絡(luò)分析模型與電源地TSV 對(duì)RLGC 等效電路模型，并進(jìn)一步拓展建立三維堆疊芯片電源分配網(wǎng)絡(luò)分析模型，隨后針對(duì)三維堆疊芯片電源分配網(wǎng)絡(luò)進(jìn)行時(shí)頻域電源完整性仿真，分析電源分配網(wǎng)絡(luò)頻域阻抗特性、時(shí)域電源波動(dòng)以及芯片級(jí)濾波電容對(duì)時(shí)域噪聲的影響。本文所述方法可以全面準(zhǔn)確地分析三維堆疊芯片電源分配網(wǎng)絡(luò)性能特性，為三維堆疊芯片電源完整性設(shè)計(jì)提供有效指導(dǎo)。