徐建東 肖金球 孫磊

摘 ?要： 針對HDMI顯示設(shè)備的視覺增強(qiáng)需求，結(jié)合目前顯示設(shè)備的多元化、高速化、商業(yè)化發(fā)展，在行業(yè)發(fā)展的前景與顯示技術(shù)的基礎(chǔ)上，以FPGA技術(shù)為核心結(jié)合WS2812B智能外控LED光源設(shè)計一種HDMI顯示設(shè)備背光視覺增強(qiáng)系統(tǒng)，對系統(tǒng)的架構(gòu)、圖像處理的算法與電路的驅(qū)動等進(jìn)行闡述，并通過FPGA對系統(tǒng)進(jìn)行仿真測試。測試結(jié)果證明，此設(shè)計方案具有低功耗、體積小、泛用性強(qiáng)、實時處理速度快以及不占用輸出設(shè)備資源等特點，在顯示設(shè)備中具有良好的應(yīng)用發(fā)展。

關(guān)鍵詞： 背光; 視覺增強(qiáng)系統(tǒng); 顯示設(shè)備; 圖像處理; HDMI; FPGA; 仿真測試

中圖分類號： TN873?34; TP37 ? ? ? ? ? ? ? ? ? ? ? ?文獻(xiàn)標(biāo)識碼： A ? ? ? ? ? ? ? ? ?文章編號： 1004?373X（2019）20?0067?05

Design of FPGA?based backlight vision enhancement system for HDMI display devices

XU Jiandong1， 2， XIAO Jinqiu1， 2， SUN Lei1， 2

（1. School of Electronics and Information Engineering， Suzhou University of Science and Technology， Suzhou 215009， China;

2. Intelligent Measurement and Control Engineering Technology Research Center of Suzhou City， Suzhou 215009， China）

Abstract： In allusion to the visual enhancement requirements of HDMI display devices， in combination with the diversified， high?speed and commercialized development of current display devices， a HDMI display device backlight vision enhancement system taking FPGA technology as the core is designed according to the development prospects and display technologies of the industry， and WS2812B intelligent external control LED light source. The system architecture， image processing algorithm and circuit driver are described. The simulation testing for the system was carried out by means of FPGA. The testing results show that this design scheme has the characteristics of low power consumption， small size， strong versatility， fast real?time processing speed and no occupancy of output equipment resources. It has a good application development in display devices.

Keywords： backlight; visual enhancement system; display device; image processing; HDMI; FPGA; simulation test

0 ?引 ?言

隨著顯示設(shè)備的發(fā)展，人們對于視聽娛樂的追求早已超出了對試聽內(nèi)容本身的追求，而顯示設(shè)備的多樣化成為提高試聽觀感的重要途徑。飛利浦提出的流光溢彩（Ambilight）電視兩側(cè)LED照明效果，大大提高了視聽氛圍，收到了多數(shù)系列產(chǎn)品用戶的喜愛，但有著高昂的價格，不可更換顯示設(shè)備和燈光分辨率低的缺點;也有國外愛好者設(shè)計了同類設(shè)備（Zambilight），但因其只接受AV信號的輸入，無法滿足當(dāng)今主流的視頻輸入信號。由此，本文提出一種能對接主流視頻輸出信號，高刷新率，高燈光密度的顯示設(shè)備背光增強(qiáng)系統(tǒng)的設(shè)計[1]。

1 ?系統(tǒng)設(shè)計

1.1 ?總體結(jié)構(gòu)設(shè)計

本文設(shè)計的基于FPGA的“流光溢彩”顯示設(shè)備背光效果系統(tǒng)包含HDMI信號分配電路、通過GPIO連接的外部擴(kuò)展控制器、HDMI輸入輸出接口及顯示器、VGA輸出接口及顯示器、RGB燈珠顯示電路和處理視頻信號的FPGA[2]。系統(tǒng)的整體結(jié)構(gòu)框圖如圖1所示。

圖1 ?系統(tǒng)整體結(jié)構(gòu)框圖

通過標(biāo)準(zhǔn)HDMI接口將全高清視頻（Full HD，1 920 × 1 080 p@60 Hz）數(shù)據(jù)輸入FPGA中[3]，F(xiàn)PGA中預(yù)設(shè)的IP核（HDMI_DECODER）將HDMI視頻信號解碼，并將解碼后的數(shù)據(jù)送入圖像處理模塊IP核（Image_Processor）、VGA視頻輸出模塊HDMI（VGA_OUTPROT）或是HDMI視頻輸出模塊IP（HDMI_OUTPROT）[4]。依據(jù)圖像處理模塊處理后的結(jié)果對組合的RGB燈珠進(jìn)行顯示控制，視頻以HDMI的格式輸出到顯示器，通過外部擴(kuò)張的控制器可對預(yù)設(shè)的顯示效果進(jìn)行控制。

本套系統(tǒng)的主控芯片采用Xilinx公司開發(fā)的ZYNQ?7000系列中的Z?7020可編程SoC。Z?7020擁有雙核ARM Cortex?A9 MPCore處理器，最大頻率達(dá)到866 MHz，支持外部DDR3內(nèi)存，擁有多達(dá)128個外部專用引腳，性能強(qiáng)大，且擁有功耗低，穩(wěn)定性強(qiáng)等特點，能夠更好地滿足各類苛刻的工業(yè)設(shè)計需求。

1.2 ?WS2812B顯示電路

WS2812B是一個集控制電路和LED發(fā)光電路于一體的智能外控LED光源。每一個元件即為單獨的一個像素點。每個原件內(nèi)部包含了智能數(shù)字接口、數(shù)據(jù)鎖存器和整形放大電路，還包含高精度的內(nèi)部振蕩器和12 V高壓可編程定電流控制電路，有效地保證每一個燈珠的顏色保持高度一致。

WS2812B具有易驅(qū)動、環(huán)保節(jié)能、亮度高、散射角度大、超低功率、超長壽命等特點，極大地簡化了設(shè)計難度和開發(fā)周期，電路也變得更為簡單，體積小，引腳少，安裝方便，如圖2a）所示。WS2812B僅有四個引腳：VDD，供電管腳;DOUT，數(shù)據(jù)信號輸出管腳;VSS，信號與電源接地管腳;DIN，數(shù)據(jù)信號輸入管腳，多個WS2812B組成LED光源陣列組的方式也極其簡單，數(shù)據(jù)協(xié)議采用的是單線歸零碼的方式，第一級像素單元的DIN端從控制器接收數(shù)據(jù)，送入的數(shù)據(jù)前24 bit會被該像素單元提取，剩余的數(shù)據(jù)流經(jīng)單元內(nèi)部的整形放大電路通過DOUT端傳輸給下一級像素單元，每經(jīng)一個像素單元，信號則會縮短24 bit，直至數(shù)據(jù)信號依次被裁剪完，其連接方式如圖3所示。

圖2 ?機(jī)械尺寸與引腳示意圖

圖3 ?連接方式

2 ?模塊設(shè)計

2.1 ?HDMI解碼模塊

HDMI（High Definition Multimedia Interface）意為高清晰度多媒體接口[5]，是一種整合了數(shù)字化視頻與音頻的接口技術(shù)，廣泛地應(yīng)用于音頻和視頻信號，同時傳輸?shù)膶Ｓ脭?shù)字化傳輸領(lǐng)域，當(dāng)前的HDMI2.1最高傳輸速度已經(jīng)到達(dá)了驚人的48 Gb/s，對于傳輸一個Full HD（1 080 P@60 Hz）視頻與一個8聲道音頻信號甚至更高規(guī)格的視頻/音頻傳輸要求，在其強(qiáng)大的傳輸速率下都不在話下，仍然擁有極大的余量。

HDMI采用的是與DVI同樣的傳輸方式——TMDS（Transition Minimized Differential Signal），即為最小化傳輸差分信號。每一個TMDS鏈路都包含了1個傳輸時鐘信號通道與3個傳輸RGB信號的數(shù)據(jù)通道，每一個數(shù)據(jù)傳輸通道都通過編碼方式，將8位視頻/音頻信號轉(zhuǎn)換成最小化傳輸、直流平衡的10位數(shù)據(jù)，前8位是原始信號數(shù)據(jù)經(jīng)算法運算后得到，第9位是運算方式指示位，第10位是直流平衡位。以一路并行RED信號通過TMDS傳輸為例，如圖4所示。將圖片信息的RED分量信息并行傳入編碼器對8位RED信息進(jìn)行編碼，并將并行傳送轉(zhuǎn)為串行傳輸，將得到的串行8位數(shù)據(jù)進(jìn)行最小化傳輸處理，即在第9位示意編碼方式，成為編碼位，最后為保證傳輸過程中的直流偏移為零，在第10位上補(bǔ)上0/1，使得串行發(fā)送的“0”“1”數(shù)量保持基本一致，信號對傳輸過程中的電磁干擾減少，提高傳輸?shù)目煽啃浴?/p>

播放設(shè)備通過HDMI接口將視頻源傳輸入FPGA中的HDMI_DECODER IP核[6]。IP核依照上述的TMDS傳輸編碼方式對數(shù)據(jù)流進(jìn)行解碼，生成VGA格式的數(shù)據(jù)信號VGA_DATA、時鐘信號PXL_CLK、行同步信號HS以及場同步信號VS。HDMI_DECODER信號輸入解碼模塊如圖5所示。

圖4 ?TMDS傳輸過程示意圖

圖5 ?HDMI_DECODER信號輸入解碼模塊

2.2 ?Image_Processor圖像處理模塊

本模塊是將HDMI_DECODER模塊解碼后的視頻數(shù)據(jù)流在該模塊進(jìn)行逐幀處理，其轉(zhuǎn)換的模式以某一幀畫面為例，如圖6所示。

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