文/秦梅 蒲志

示波器是作為現(xiàn)代電子測(cè)量的重要儀器，廣泛應(yīng)用于高速、瞬態(tài)信號(hào)的檢測(cè)、調(diào)試電路的一個(gè)重要工具，隨著科技的快速發(fā)展，示波器已經(jīng)成為了一種集測(cè)量、分析、顯示、記錄等各功能于一體的智能測(cè)試儀器。尤其是數(shù)字存儲(chǔ)示波器作為智能測(cè)試儀器的代表被廣泛應(yīng)用于各個(gè)測(cè)試領(lǐng)域。目前大部分的便攜式數(shù)字示波器市場(chǎng)被國(guó)外的廠商占據(jù)，國(guó)內(nèi)便攜式數(shù)字示波器的研究開(kāi)發(fā)起步較晚，多是一些低端產(chǎn)品，并且價(jià)格貴，阻礙了數(shù)字示波器在生產(chǎn)和試驗(yàn)中的廣泛應(yīng)用。本文在研究數(shù)字示波器原理的基礎(chǔ)上，提出了一種基于DDR2大容量存儲(chǔ)技術(shù)（高達(dá)64Msample）和FPGA的高仿真數(shù)字存儲(chǔ)示波器設(shè)計(jì)方案廣泛應(yīng)用于各檢測(cè)完整系統(tǒng)，這些系統(tǒng)為生產(chǎn)測(cè)試、軍事和航空航天、機(jī)器監(jiān)測(cè)、自動(dòng)化和工業(yè)測(cè)試等應(yīng)用提供服務(wù)。

1 功能指標(biāo)分析及實(shí)現(xiàn)原理

本設(shè)計(jì)采用并行數(shù)據(jù)采集技術(shù)，2個(gè)通道ADC同時(shí)采樣，各個(gè)通道的量程檔可單獨(dú)設(shè)置。模塊采用大容量的存儲(chǔ)技術(shù)，總存儲(chǔ)深度可達(dá)64Msample/ch。系統(tǒng)原理框圖如圖1所示。

2 系統(tǒng)設(shè)計(jì)

2.1 PXI接口電路

PCΙ總線接口功能內(nèi)核由FPGA來(lái)實(shí)現(xiàn)。用FPGA實(shí)現(xiàn)PCΙ接口協(xié)議，使得模塊硬件緊湊，易于在單槽PXΙ模塊上實(shí)現(xiàn)多通道功能，節(jié)省了成本和空間。

2.2 FPGA設(shè)計(jì)

由于本設(shè)計(jì)的可編程設(shè)計(jì)涉及到高速的時(shí)鐘域，連接ADC和DDR2的數(shù)據(jù)線都較多，綜合考慮性能、速度、容量、和可用Ι/Ο等因素，這里選用一片Xilinx公司Virtex4 FPGA芯片，適合作豐富的時(shí)鐘管理功能；并且具有ΙSERDES、ΙDELAY、ΙDELAYCTRL、DCΙ等資源，可對(duì)高速輸入的LVDS信號(hào)進(jìn)行串并轉(zhuǎn)換、延遲控制、阻抗匹配控制。

由ADC送出的500M的高速LVDS采樣數(shù)據(jù)直接輸給FPGA，由FPGA內(nèi)的多路復(fù)用器（DMUX）進(jìn)行串并轉(zhuǎn)換，輸出4路并行的較低速（125MHz）的數(shù)據(jù)供FPGA內(nèi)部邏輯使用，然后進(jìn)行抽取，以實(shí)現(xiàn)不同的采樣率。

FPGA控制邏輯的一個(gè)重要部分是DDR2內(nèi)存控制器，它將處理完后的數(shù)據(jù)寫(xiě)入板載DDR2內(nèi)存，實(shí)現(xiàn)存儲(chǔ)深度和預(yù)觸發(fā)長(zhǎng)度，在VXΙ側(cè)將內(nèi)存數(shù)據(jù)讀出并寫(xiě)入緩存FΙFΟ中去。

結(jié)合主機(jī)指令，F(xiàn)PGA對(duì)每個(gè)模擬通道及其觸發(fā)電路進(jìn)行單獨(dú)控制，并對(duì)每個(gè)通道的采集數(shù)據(jù)進(jìn)行并行處理。

2.3 本地緩存電路

由于本設(shè)計(jì)要求的存儲(chǔ)深度很大，因此該項(xiàng)目的本地存儲(chǔ)器采用DDR2內(nèi)存，每個(gè)通道兩片內(nèi)存顆粒，構(gòu)成128Mx32bit容量，因此最大支持每通道256M的存儲(chǔ)容量。根據(jù)研究及初步計(jì)算，內(nèi)存外時(shí)鐘或FPGA內(nèi)存控制器主時(shí)鐘為150MHz，適當(dāng)增加fifo深度即可滿足500Msps采樣率下連續(xù)不丟點(diǎn)的數(shù)據(jù)存儲(chǔ)。因此，DDR2-400速度等級(jí)的內(nèi)存芯片即可滿足要求。

2.4 時(shí)鐘電路

時(shí)鐘電路包括高速ADC時(shí)鐘和FPGA內(nèi)部高速時(shí)鐘管理。本設(shè)計(jì)涉及的時(shí)基主要有500MHz時(shí)基和100MHz時(shí)基。100MHz時(shí)基采用高性能晶振來(lái)實(shí)現(xiàn)，晶振輸出送給FPGA后，由FPGA內(nèi)的時(shí)鐘管理單元來(lái)產(chǎn)生各個(gè)頻率和相位的工作時(shí)鐘，主要指內(nèi)存控制器的工作時(shí)鐘。500MHz時(shí)鐘也由晶振產(chǎn)生，經(jīng)時(shí)鐘驅(qū)動(dòng)芯片分配后送入ADC，ADC的輸出時(shí)鐘則送入FPGA，進(jìn)行數(shù)據(jù)鎖存、抽取、觸發(fā)等功能。

2.5 信號(hào)調(diào)理電路

信號(hào)調(diào)理電路主要包含衰減、阻抗變換、增益細(xì)調(diào)、主放大、差分驅(qū)動(dòng)這幾個(gè)部分。衰減部分實(shí)現(xiàn)20倍衰減功能，以便實(shí)現(xiàn)大的量程檔位，。

在示波器或數(shù)據(jù)采集中，為了減少對(duì)被測(cè)系統(tǒng)的電流索取，輸入阻抗通常達(dá)到1兆歐姆，而內(nèi)部傳輸阻抗通常較小，因此需要阻抗變換。

3 電源設(shè)計(jì)

3.1 模擬部分

為了減小來(lái)自于背板對(duì)前端模擬部分的傳導(dǎo)干擾，可以采用FKC08-12D05的DC-DC隔離設(shè)計(jì)。由于DC-DC隔離電源為300KHZ的開(kāi)關(guān)頻率及50mV的紋波，為進(jìn)一步降低電源上的紋波，在每組電源中穿入BNX002-01的濾波器來(lái)降低紋波，可將動(dòng)態(tài)紋波降低到10-20mV之間。

3.2 數(shù)字部分

在為高速SDRM及FPGA的內(nèi)核電源的設(shè)計(jì)中采用高頻開(kāi)關(guān)電源設(shè)計(jì)，由于為一體化的微型模塊，可為每組SDRAM提供低紋波、高效率、大動(dòng)態(tài)范圍的優(yōu)質(zhì)電源，其開(kāi)關(guān)頻率為1.25MHZ、紋波為10-12mV、4A的穩(wěn)態(tài)電流（峰值6A），可滿足1.8V±0.1V的要求范圍。對(duì)于FPGA來(lái)講，由于要高速處理大量的數(shù)據(jù)，對(duì)內(nèi)核1.2V的電源要求較以往的電源來(lái)講較為苛刻的要求，此電源不斷能提供低紋波、而且大動(dòng)態(tài)范圍負(fù)載電流范圍的電源。此設(shè)計(jì)采用一體化的DC-DC+LDΟ的MΙC38300來(lái)為FPGA提供內(nèi)核1.2V的電源。當(dāng)1.5A輸出時(shí)可達(dá)到2mVp-p的低噪音。此性能可極大地為FPGA的可靠運(yùn)行提供保障。

4 軟件設(shè)計(jì)

4.1 軟件系統(tǒng)架構(gòu)

本設(shè)計(jì)的軟件包括設(shè)備驅(qū)動(dòng)程序和PNP軟面板程序。設(shè)備驅(qū)動(dòng)程序提供APΙ函數(shù)接口，設(shè)備驅(qū)動(dòng)程序通過(guò)標(biāo)準(zhǔn)VΙSA函數(shù)實(shí)現(xiàn)對(duì)模塊硬件的訪問(wèn)；PNP軟面板也即儀器軟面板，主要為用戶提供關(guān)于儀器的圖像化界面，同時(shí)也是基于設(shè)備驅(qū)動(dòng)程序的一個(gè)應(yīng)用示例。

4.2 主要程序算法

4.2.1 波形平滑

本設(shè)計(jì)的示波器采用實(shí)時(shí)采樣技術(shù)。波形平滑即平滑濾波，可以消除疊加在信號(hào)上的白噪聲。程序運(yùn)用算術(shù)平均濾波，公式為y=(x1+x2+…+xn)/n，這里n為2、4、8、16、32、64可選。

4.2.2 波形插值

利用插值算法，可通過(guò)函數(shù)在有限個(gè)點(diǎn)的取值情況，估算該函數(shù)在別處的值，即通過(guò)有限的數(shù)據(jù)以得出完整的數(shù)學(xué)描述。據(jù)Nyquist理論，一個(gè)頻率為f的信號(hào)，可以由頻率大于等于2f的均勻采樣離散樣品來(lái)替代，而不丟失任何信息。理想抽樣函數(shù)為Sa=Sin(x)/x，由離散樣品恢復(fù)原函數(shù)，只需將抽樣函數(shù)通過(guò)截止頻率為Wm的低通濾波器即可，理論上相

當(dāng)于抽樣函數(shù)進(jìn)行時(shí)間卷積：

其中fn為離散樣品的幅值，Sa（WmT-nп）為抽樣函數(shù)。因?yàn)閷?shí)時(shí)采樣為等間距采樣，波形恢復(fù)公式可變?yōu)椋?/p>

式中Xp(n1,n2)為相鄰的第n1個(gè)和第n2個(gè)采樣點(diǎn)之間要插的第p個(gè)點(diǎn)的值，

X(no)為第n個(gè)采樣點(diǎn)的值，Δ由兩個(gè)采樣點(diǎn)之間要插的點(diǎn)數(shù)m和p，以及n1、n0的位置來(lái)計(jì)算，由計(jì)算公式Δ=(p/m)+n1-n0即可得出。本設(shè)計(jì)設(shè)計(jì)的示波器采用實(shí)時(shí)采樣技術(shù)，利用插值恢復(fù)顯示波形。

5 結(jié)束語(yǔ)

在設(shè)計(jì)時(shí)，要特別注意所選器件的帶寬、增益、輸入特性等性能指標(biāo)，在PCB的設(shè)計(jì)上還要注意傳輸線的阻抗匹配等問(wèn)題。

在FPGA設(shè)計(jì)中，另一個(gè)關(guān)鍵的問(wèn)題是，SDRAM內(nèi)存控制器的設(shè)計(jì)不但要符合所選內(nèi)存芯片的各項(xiàng)參數(shù)特性，而且最重要的是必須結(jié)合數(shù)字存儲(chǔ)示波器所特有的采集、存儲(chǔ)、讀取等一系列操作。為此，我們專門設(shè)計(jì)了DDR2控制器，并對(duì)它們進(jìn)行了行為級(jí)和門級(jí)的測(cè)試仿真。