周強

摘 要：對飛輪轉子位移信息的采樣檢測是保證飛輪儲能系統（FESS）高速、穩(wěn)定運行的關鍵。利用數字信號處理器（DSP）的計算能力和現場可編程門陣列（FPGA）的并行處理能力，采用主從設計方式，提出一種基于DSP和FPGA的多通道、高速采樣系統的實現方法；闡述了系統的模塊功能、硬件布局、軟件設計以及對高速AD芯片THS1207的控制方式。實驗證明了設計的系統能夠實現多通道、高速采樣的要求。

關鍵詞：數字信號處理器；現場可編程門陣列；THS1207芯片；高速采樣

一、各模塊器件選型

由上述分析，設計中，AD采樣模塊選用TI公司生產的高速AD采樣芯片THS1207。每片THS1207包含4個采樣通道，因此，本文選用2片THS1207協同控制，同步采樣。運算控制模塊選取時，考慮到基于數字信號處理器（digitalsignalprocessor，DSP）和現場可編程門陣列（fieldprogrammablegatearray，FPGA）的特點，為了保證采樣和控制運算的實時性，本文提出了一種DSP和FPGA主從設計的多通道高速采樣系統。FPGA作為DSP的協處理器，實現對AD芯片的控制和采集數據的緩存，DSP通過擴展的直接存儲器訪問（extendeddireetmemoryaccess，EDMA）讀取FPGA緩存的采樣數據，實現對采樣數據的運算處理。選用32位高速浮點型DSP芯片TMS320C6713，擁有強大的浮點計算能力。FPGA芯片選用EP3C25Q240，其擁有24624門邏輯單元，66門18×18乘法器，4個鎖相環(huán)單元以及最多達215個可供用戶使用的I/O引腳，完全滿足本設計的需要。

二、系統性能要求

2.1 根據飛輪轉子的結構和性能特點

設置采樣模塊性能要求為：5個采樣通道，0.1%采樣精度。采樣速度設計，假定飛輪轉速為105r/min，每轉采樣128點，則相鄰兩個采樣點之間的時間間隔應小于4.69μs。

2.2 運算控制模塊性能要求

響應時間，依據上文假設，飛輪轉子每轉1圈，運算控制模塊輸出1次控制信號。飛輪轉子每圈耗時1.6ms，即從采樣開始到輸出控制信號，系統的響應時間須小于0.6ms。要求控制芯片要有盡可能高的主頻信號和盡可能快的指令周期。另外，考慮到目前的控制算法均需要進行大量的浮點計算，因此，在選擇運算控制芯片時須考慮浮點計算能力。

三、系統軟件設計

3.1 FPGA對模擬數字轉換器的采樣控制

選用Verilog作為硬件描述語言。設計須對2片THS1207的5個通道進行采樣控制。為了確保同步性，在硬件布局時，2片THS1207共用轉換工作時鐘。FPGA通過寫命令同時啟動2片THS1207，5個通道的模擬信號進入THS1207，且THS1207一直工作在連續(xù)采樣模式下。當2片THS1207中的同步信號SYNC均為低電平時，則可認為5個通道采集得到的數字信號已同步到位，通過片選信號的切換依次讀取各通道的采樣數據并暫時儲存在FPGA寄存器中，等待DSP的讀取。THS1207包含2個10位的控制寄存器CR0和CR1，在開始采樣前，FPGA需要向CR0和CR1寫入控制命令，以正確配置THS1207的工作模式。THS1207的配置流程。

利用Modelsim對THS1207配置程序進行仿真，得到配置THS1207的仿真結果。

3.2 DSP對FPGA的讀寫控制

增強型直接存儲器訪問（enhanceddirectmemoryaccess，EDMA）是DSP中用于快速數據交換的重要技術，其不占用CPU資源，可在后臺進行數據傳輸，能夠極大地提升DSP和外設之間的數據傳輸效率，提升DSP的響應速度。本設計中，FPGA實時緩存THS1207采樣數據，作為一級緩存；同時每圈讀取128點一級緩存中的采樣數據作為二級緩存。通過產生外部中斷啟動對應的EDMA通道，將二級緩存中的采樣數據從FPGA搬運到DSP中。

四、系統性能測試

實驗利用信號發(fā)生器產生正弦波，對每個正弦波采樣128點，通過EDMA將采樣數據直接送入DSP內存，利用MATLAB對采樣數據進行圖形繪制，得到頻率為4kHz、幅值為1V的正弦波的采樣波形。實驗中，當信號發(fā)生器輸出正弦波的頻率達到6.5kHz時，即采樣頻率達到832kHz時，設計的采樣能力達到最大值，相當于390000r/min的旋轉機械的基頻信號。當信號頻率超過6.5kHz時，采樣波形出現“丟點”現象，但采樣波形依舊光滑。當信號頻率達到9.5kHz時，采樣波形出現“平臺”現象，采樣波形變得不光滑，接近理論極限采樣頻率9.77kHz。分析原因：由于FPGA的信號通過邏輯門傳輸時會產生延時，且FPGA信號走線也會產生延時，導致信號頻率達到6.5kHz時，由于搬運速度跟不上采樣速度，出現采樣數據丟失，即“丟點”情況。而當信號頻率達到9.5kHz時，由于采樣速度接近極限值，導致連續(xù)兩次搬運的采樣數據可能為同一個值，從而在采樣波形上出現“平臺”現象。

五、系統硬件設計

5.1 AD采樣模塊

THS1207由4個同步采樣模擬輸入通道構成，4個輸入通道可以單獨選擇，并配置為單端或差分輸入模式。其內部提供1.5～3.5V的參考電壓，也可以選用外部參考電壓，來滿足應用對于精度和溫度漂移的要求。D0～D11為數據總線I/O端口；nAD_RE和nAD_WE分別為讀寫控制號；CONV_CLK為外部提供給THS1207的A/D轉換時鐘信號；SYNC為THS1207輸出的同步信號。

5.2 運算控制模塊

（1）DSP模塊

TMS320C6713擁有32位外部存儲器接口（externalmemoryinterface，EMIF），可無縫連接各種存儲器或外部尋址空間。本設計中，TMS320C6713的外部存儲空間nCE1對應外擴Flash，nCE2對應FPGA，nCE3對應USB接口。DSP外圍電路主要包括以下4個部分：

1）外擴Flash模塊。選用SST39VF1601，存儲空間1MB×16B，讀速高達70ns，工作電壓2.7～3.6V。

2）復位模塊。選用MAX706T，SO—8封裝，200ms復位延遲，可手動復位，也可提供失電和低電壓保護。

3）電源模塊。TMS320C6713的I/O口工作電壓3.3V，內核工作電壓1.2V，選用AMS1117系列穩(wěn)壓芯片，確保供電穩(wěn)定精確。

4）與FPGA的連接。將TMS320C6713的16位數據總線ED[0∶15]、低6位地址總線EA[2∶7]、片選信號nCE2，讀寫控制信號nARE和nAWE和FPGA的I/O端口相連，使TMS320C6713如同訪問其外設寄存器一樣去訪問FPGA。

（2）FPGA模塊

將2片THS1207的12位數據線D0～D11，轉換時鐘CONV_CLK，同步信號SYNC以及讀信號nAD_RE和寫信號nAD_WE分別連接至FPGA的I/O端口，實現對THS1207的采樣控制。

六、整體模塊設計

設計由AD采樣模塊、運算控制模塊、通用串行總線（universalserialbus，USB）通信模塊和相關外圍設備組成。位移傳感器采樣飛輪轉子位移信號后，經過信號調制電路送入AD采樣模塊進行模/數轉換，轉換后的數字信號發(fā)送至運算控制模塊進行數據處理，得到的控制信號經過功率放大器后，驅動執(zhí)行機構使飛輪轉子保持穩(wěn)定。同時，采樣信息、控制信號可以通過USB通信模塊，與上位機完成數據交換。

結語

利用DSP的運算能力、FPGA的并行處理，通過模塊化設計，實現了飛輪儲能磁懸浮軸承控制器對于多通道、高速采樣的性能要求。實驗結果表明：本文設計的系統工作穩(wěn)定、可靠，且實測最大采樣波形頻率和理論值接近。

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