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基于FPGA的交換結(jié)構(gòu)研究與實現(xiàn)

2019-07-01 09:48黃玉萍史陸星
山西電子技術(shù) 2019年3期
關(guān)鍵詞:存儲單元高電平數(shù)據(jù)包

曾 光,黃玉萍,史陸星

(廣東交通職業(yè)技術(shù)學(xué)院,廣東 廣州 510000)

0 引言

交換結(jié)構(gòu)是影響交換效率的關(guān)鍵因素之一,良好的交換結(jié)構(gòu)設(shè)計有助于提升系統(tǒng)的交換效率。從其構(gòu)成而言,可分為單級交換結(jié)構(gòu)和多級交換結(jié)構(gòu),其中單級交換結(jié)構(gòu)主要包括共享總線結(jié)構(gòu)、共享緩存結(jié)構(gòu)、單級Crossbar結(jié)構(gòu)等,多級交換結(jié)構(gòu)主要包括Banyan網(wǎng)絡(luò)、Benes網(wǎng)絡(luò)、Clos網(wǎng)絡(luò)等[1]。

本文通過對單級交換結(jié)構(gòu)和多級交換結(jié)構(gòu)的比較分析,結(jié)合兩者優(yōu)勢,改進相關(guān)交換結(jié)構(gòu),使其結(jié)構(gòu)性能與交換系統(tǒng)的適配度最高,并在交換結(jié)構(gòu)設(shè)計完畢后,在基于Xilinx公司Virtex-6系列FPGA平臺上搭建交換系統(tǒng),將新設(shè)計的交換結(jié)構(gòu)應(yīng)用其中,進行仿真實現(xiàn)。

1 單級交換結(jié)構(gòu)

單級交換結(jié)構(gòu),即整個交換系統(tǒng)中只有一個交換單元的結(jié)構(gòu),主要包括共享總線結(jié)構(gòu),共享緩存結(jié)構(gòu),單級Crossbar結(jié)構(gòu)等,綜合論文[1-4]的內(nèi)容,這三種類型的單級交換結(jié)構(gòu)各自的優(yōu)劣性如表1所示。

2 多級交換結(jié)構(gòu)

多級交換結(jié)構(gòu),即由多個單級結(jié)構(gòu)的交換單元聯(lián)合成的多級交換陣列,從而獲得交換機端口和吞吐量成倍增加的效果,常用的多級交換結(jié)構(gòu)主要有Banyan網(wǎng)絡(luò)、Benes網(wǎng)絡(luò)、三級Clos網(wǎng)絡(luò)等,綜合論文[1,5]的內(nèi)容,這三種類型的多級交換結(jié)構(gòu)各自的優(yōu)劣性如表2所示。

表1 單級交換結(jié)構(gòu)優(yōu)劣性比較

表2 多級交換結(jié)構(gòu)優(yōu)劣性比較

3 交換結(jié)構(gòu)的設(shè)置

通過上述內(nèi)容中對各單級、多級交換結(jié)構(gòu)的比較分析,我們可以知道多級交換結(jié)構(gòu)的平均時延較大,而單級交換結(jié)構(gòu)及其配套的調(diào)度算法已相對成熟,因此,結(jié)合本系統(tǒng)的目標數(shù)據(jù)包為變長數(shù)據(jù)包,最終選擇的交換結(jié)構(gòu)是改進版的Crossbar交換結(jié)構(gòu):緩沖交叉式交換結(jié)構(gòu)(Buffered Crossbar)。

Buffered Crossbar交換結(jié)構(gòu)所做的主要改進就是在Crossbar交換結(jié)構(gòu)的每一個交換節(jié)點增加了一個緩存,即每一個輸入端口傳輸數(shù)據(jù)包到對應(yīng)的所有輸出端口都需要經(jīng)過一個對應(yīng)的緩存,其結(jié)構(gòu)如圖1所示[6]。

圖1 6×6的Buffered Crossbar交換結(jié)構(gòu)

數(shù)據(jù)包通過Buffered Crossbar交換結(jié)構(gòu)實現(xiàn)交換的過程大體可描述為以下三個步驟:

1) 數(shù)據(jù)包首先進入交換系統(tǒng)的輸入端,然后通過輸入緩存機制,將數(shù)據(jù)包分類放置在對應(yīng)的輸入緩存中;

2) 輸入仲裁器根據(jù)調(diào)度算法,將對應(yīng)輸入緩存的數(shù)據(jù)包存儲到Buffered Crossbar交換結(jié)構(gòu)中對應(yīng)的交叉節(jié)點的緩存中;

3) 輸出仲裁器根據(jù)調(diào)度算法,讀取對應(yīng)Buffered Crossbar交換結(jié)構(gòu)中交叉節(jié)點緩存的數(shù)據(jù)包傳輸至輸出端口,實現(xiàn)輸入端口與輸出端口之間的數(shù)據(jù)包傳輸。

正因為Buffered Crossbar交換結(jié)構(gòu)的緩存功能,使其具有類似于提升了對隊頭阻塞的容忍能力的優(yōu)良性能,從而被認為此交換結(jié)構(gòu)更適用于變長數(shù)據(jù)包的交換,并且能夠極大的簡化調(diào)度算法。

4 在Virtex-6平臺上仿真實現(xiàn)

以Xilinx公司的Virtex-6為核心的FPGA單板,是交換系統(tǒng)整體實現(xiàn)的物理平臺,交換系統(tǒng)的緩存機制、路由查表、系統(tǒng)結(jié)構(gòu)、調(diào)度算法等核心模塊均在此平臺上實現(xiàn),是決定和體現(xiàn)交換系統(tǒng)整體性能的核心板塊。

交換系統(tǒng)相關(guān)的緩存機制、路由查表等核心模塊的原理與設(shè)計等內(nèi)容,由于篇幅限制,不再展開介紹其中核心的調(diào)度算法[7]。在交換結(jié)構(gòu)之前,我們先對數(shù)據(jù)緩存機制進行選擇。

輸出緩存機制的局限性就在于對高速數(shù)據(jù)的限制,在這方面的提升或者改進等都會增加交換結(jié)構(gòu)、調(diào)度算法的復(fù)雜度,而輸入緩存機制適應(yīng)于高速的交換系統(tǒng),其隊頭阻塞的局限性可以通過已有的虛擬輸出隊列(Virtual Output Queueing,VOQ)緩存策略來得以解決[8],因此,最終本系統(tǒng)所選擇的緩存機制為輸入緩存機制VOQ。

VOQ與Buffered Crossbar結(jié)構(gòu)可以采用的存儲單元有隨機存儲器(RAM)和先進先出存儲器(FIFO)兩種,其中RAM的地址管理較為復(fù)雜,而VOQ與Buffered Crossbar結(jié)構(gòu)中對存儲單元的操作主要就是通過控制地址指針來讀取對應(yīng)存儲單元的內(nèi)容,因此,為了降低設(shè)計的復(fù)雜度與提升交換效率,需要選擇地址管理較為簡單的存儲單元。FIFO是常用的數(shù)據(jù)緩存單元,按照先進先出的次序?qū)?shù)據(jù)進行堆棧操作,地址管理簡單,并且集成的FIFO核已經(jīng)很成熟,對讀寫控制、空滿狀態(tài)等的實現(xiàn),已變的很簡單,所以,結(jié)合Virtex-6本身的優(yōu)良性能,在本系統(tǒng)的VOQ與Buffered Crossbar結(jié)構(gòu)中,我們采用FIFO作為它們的存儲單元。圖2所示為FIFO模塊。

圖2 FIFO模塊

圖2所示的din[7:0]為8位的數(shù)據(jù)輸入總線,rd_clk為FIFO讀取數(shù)據(jù)的控制時鐘輸入端,rd_en為FIFO讀取數(shù)據(jù)的使能信號,高電平有效,wr_clk為FIFO讀取數(shù)據(jù)的控制時鐘輸入端,wr_en為FIFO讀取數(shù)據(jù)的使能信號,高電平有效,empty為FIFO為空的狀態(tài)指示信號,高電平表示為空,full為FIFO為滿的狀態(tài)指示信號,高電平表示為滿,dout[7:0]表示8位的數(shù)據(jù)輸出總線。FIFO各信號之間的控制邏輯如圖3所示。

圖3 FIFO內(nèi)部邏輯框圖

按照上述邏輯對FIFO進行功能仿真,可以得到如圖4所示的仿真結(jié)果。

圖4 FIFO仿真波形

如上圖所示:

1) 當(dāng)wr_en為高電平時,din開始輸入數(shù)據(jù),并且隨著din數(shù)據(jù)的輸入,empty跳轉(zhuǎn)為低電平,即表示此時FIFO為非空;

2) 當(dāng)rd_en為高電平時,dout開始輸出數(shù)據(jù),并且當(dāng)數(shù)據(jù)輸出完畢之后,empty信號跳轉(zhuǎn)為高電平,表明FIFO為空,此時FIFO的輸出保持著最后一個輸出的狀態(tài)(16’hff),直至empty再次跳轉(zhuǎn)為低電平時,繼續(xù)開始輸出FIFO中的數(shù)據(jù)。

3) 因為FIFO一直沒有被存儲滿,所以full狀態(tài)一直為低電平,即表示還可以繼續(xù)寫入數(shù)據(jù)。

因此,我們可以根據(jù)此仿真結(jié)果知道,F(xiàn)IFO的各項功能正常,即VOQ與Buffered Crossbar結(jié)構(gòu)的存儲單元模塊功能正常。

5 結(jié)束語

本文通過對單級交換網(wǎng)絡(luò)和多級交換網(wǎng)絡(luò)的比較分析后,采用了改進版的Crossbar交換結(jié)構(gòu),即緩沖交叉式交換結(jié)構(gòu)(Buffered Crossbar),然后在基于Xilinx公司Virtex-6系列的FPGA平臺上,對這個交換結(jié)構(gòu)進行仿真實現(xiàn),仿真的結(jié)果表明此方案在本系統(tǒng)具有確實可行性。但由于交換系統(tǒng)的限制,暫未搭建大量數(shù)據(jù)交換的實驗進行優(yōu)劣性比較,這將會在后續(xù)的實踐過程中進行完善。

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