黃春光，程海，丁群

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基于PUF的Logistic混沌序列發(fā)生器

黃春光，程海，丁群

（黑龍江大學(xué)電子工程學(xué)院，黑龍江 哈爾濱 150080）

由于Logistic非線性混沌系統(tǒng)在一定的參數(shù)下，具有初值敏感性和拓?fù)鋸?fù)雜性等特點(diǎn)，因此Logistic混沌系統(tǒng)可以作為隨機(jī)序列信號(hào)發(fā)生器。同時(shí)由于集成電路在生產(chǎn)、制作的過(guò)程中，即使采用完全相同的設(shè)計(jì)方法和制造工藝，也會(huì)在器件上產(chǎn)生不可控的微小差異，這些微小差異便成為集成電路不可克隆的基礎(chǔ)。基于此特點(diǎn)，提出了一種基于可編程邏輯陣列（FPGA）的雙輸出查找表（LUT）結(jié)構(gòu)的物理不可克隆函數(shù)（PUF）的Logistic隨機(jī)混沌序列信號(hào)發(fā)生器，該混沌序列發(fā)生器具有物理的唯一性，能夠有效地抵抗對(duì)于系統(tǒng)的復(fù)制和攻擊。將該系統(tǒng)在Xilinx公司的FPGA開(kāi)發(fā)板上進(jìn)行測(cè)試和驗(yàn)證，結(jié)果表明，同樣的電路結(jié)構(gòu)和配置文件在不同的FPGA開(kāi)發(fā)板上能夠產(chǎn)生不同的隨機(jī)序列，提高了混沌序列的隨機(jī)性。

Logistic混沌系統(tǒng)；物理不可克隆函數(shù)；序列發(fā)生器；流密碼

1 引言

隨著通信技術(shù)的飛速發(fā)展及互聯(lián)網(wǎng)絡(luò)和移動(dòng)網(wǎng)絡(luò)的廣泛使用，人們?cè)絹?lái)越關(guān)注信息的安全?；煦缦到y(tǒng)由于具有初值敏感性和拓?fù)鋸?fù)雜性等特點(diǎn)，得到了廣大研究人員的關(guān)注[1]。

混沌系統(tǒng)是指在一個(gè)確定性的系統(tǒng)中，存在著隨機(jī)的不規(guī)則運(yùn)動(dòng)，這種運(yùn)動(dòng)具有不確定性、不可重復(fù)性以及不可預(yù)測(cè)性，是非線性動(dòng)力系統(tǒng)的固有特性。Logistic混沌映射是一種一維混沌系統(tǒng)，當(dāng)該系統(tǒng)的參數(shù)在一定的范圍內(nèi)時(shí)，系統(tǒng)會(huì)進(jìn)入混沌狀態(tài)。由于混沌特性的存在，Logistic混沌映射系統(tǒng)可以應(yīng)用在隨機(jī)信號(hào)發(fā)生器上。為了便于數(shù)字電路和FPGA應(yīng)用Logistic混沌系統(tǒng)，通常采用離散的Logistic混沌映射系統(tǒng)進(jìn)行設(shè)計(jì)和開(kāi)發(fā)[2-3]。由于離散混沌系統(tǒng)具有狀態(tài)隨機(jī)性和初值敏感性等特點(diǎn)，因此可以將其應(yīng)用到數(shù)字圖像加密[4]、隨機(jī)數(shù)發(fā)生器[5]以及數(shù)字認(rèn)證等相關(guān)領(lǐng)域。

物理不可克隆函數(shù)（PUF, physical unclonable function）是一種對(duì)集成電路芯片在制造過(guò)程中產(chǎn)生的細(xì)微差異進(jìn)行放大并使其產(chǎn)生獨(dú)一無(wú)二的物理不可克隆特征的函數(shù)。大多數(shù)物理不可克隆函數(shù)的實(shí)現(xiàn)是通過(guò)計(jì)算和分析電路的時(shí)延信息的差異進(jìn)行設(shè)計(jì)的。想要對(duì)物理不可克隆函數(shù)模塊進(jìn)行復(fù)制，需要復(fù)制相同的邏輯單元、相同的布局布線，同時(shí)在物理電路上進(jìn)行精確的設(shè)計(jì)，才能得到相同的結(jié)果。但是對(duì)于具體的物理電路而言，電路結(jié)構(gòu)和布局布線的差異是由電路自身的物理參數(shù)決定的，無(wú)法進(jìn)行克隆復(fù)制，因此物理不可克隆函數(shù)提供了一種可以在相同的電路結(jié)構(gòu)上產(chǎn)生不同的差異的模塊。由于PUF具有基于器件特征的固有隨機(jī)性，很多研究人員將PUF應(yīng)用到設(shè)備的認(rèn)證環(huán)節(jié)[6]和通信環(huán)節(jié)[7]。

可編程邏輯陣列（FPGA, field-programmable gate array）是一種可編程的芯片，能夠根據(jù)用戶的需求通過(guò)軟件手段進(jìn)行更改、配置內(nèi)部連接結(jié)構(gòu)和邏輯單元、完成指定設(shè)計(jì)功能的數(shù)字電路。由于可編程邏輯陣列具有開(kāi)發(fā)簡(jiǎn)單方便、實(shí)現(xiàn)效率高等優(yōu)點(diǎn)，已廣泛應(yīng)用到電路設(shè)計(jì)、嵌入式系統(tǒng)等各個(gè)領(lǐng)域。在進(jìn)行可編程邏輯陣列應(yīng)用開(kāi)發(fā)的過(guò)程中，可以使用芯片提供商提供的開(kāi)發(fā)軟件進(jìn)行邏輯電路的設(shè)計(jì)和仿真，然后下載到可編程邏輯陣列中。在使用過(guò)程中，可以將生成的比特流數(shù)據(jù)下載到相應(yīng)的邏輯電路中，完成對(duì)于系統(tǒng)的配置。由于電路結(jié)構(gòu)相同，可以將相同的比特流下載到不同的FPGA邏輯電路中，得到相同的功能。由于物理不可克隆函數(shù)的存在，即使相同的配置文件，也會(huì)產(chǎn)生不同的結(jié)果，因此可以對(duì)設(shè)備進(jìn)行識(shí)別和身份確認(rèn)。

FPGA具有配置靈活、設(shè)計(jì)方便等特點(diǎn)，非常適合電路設(shè)計(jì)。Dabal等[8]利用Xilinx公司的FPGA設(shè)計(jì)了基于Logistic混沌系統(tǒng)的隨機(jī)序列，作為流密碼發(fā)生器。Wang等[9]利用Simulink工具設(shè)計(jì)了基于FPGA的混沌序列信號(hào)發(fā)生器，并對(duì)相關(guān)性進(jìn)行分析。但是，由于數(shù)字Logistic混沌系統(tǒng)產(chǎn)生的序列和器件結(jié)構(gòu)無(wú)關(guān)，因此容易被復(fù)制、攻擊和探測(cè)?；诖?，本文設(shè)計(jì)了一種基于物理不可克隆函數(shù)的Logistic混沌序列發(fā)生器，利用FPGA硬件結(jié)構(gòu)的細(xì)微差異產(chǎn)生基于器件特征的混沌隨機(jī)序列，并利用FPGA中的基本單元——查找表（LUT, look-up-table）在不同器件上傳輸時(shí)延的細(xì)微差異進(jìn)行設(shè)計(jì)，所產(chǎn)生的混沌序列與物理器件相關(guān)，相同的電路在不同的FPGA器件上可以產(chǎn)生完全不同的結(jié)果。該系統(tǒng)可以作為安全設(shè)備的終端，利用在服務(wù)器上存儲(chǔ)的硬件特征完成設(shè)備的驗(yàn)證或數(shù)據(jù)的加密傳輸。

2 相關(guān)工作

2.1 國(guó)內(nèi)外發(fā)展

目前，在通信領(lǐng)域、視頻傳輸、網(wǎng)絡(luò)通信和個(gè)人消費(fèi)電子產(chǎn)品等相關(guān)領(lǐng)域都需要基于FPGA加密技術(shù)的數(shù)字認(rèn)證環(huán)節(jié)[10]。Wang等[11]提出了一種基于FPGA公鑰與私鑰對(duì)的知識(shí)產(chǎn)品保護(hù)方案。Guajardo等[12]設(shè)計(jì)了一種基于PUF的加密認(rèn)證系統(tǒng)。Tuncer等[13]利用Logistic混沌系統(tǒng)作為PUF的初始隨機(jī)向量，然后對(duì)Logistic混沌系統(tǒng)的輸出進(jìn)行判斷，產(chǎn)生“0”和“1”的隨機(jī)序列。該系統(tǒng)采用Logistic信號(hào)發(fā)生器作為PUF的隨機(jī)輸入。由于PUF的狀態(tài)有限，沒(méi)有充分利用混沌系統(tǒng)的狀態(tài)隨機(jī)性和初值敏感性，而且該系統(tǒng)的PUF模塊在四輸入單輸出的LUT模塊上實(shí)現(xiàn)，利用率低，因此只對(duì)該系統(tǒng)在單個(gè)開(kāi)發(fā)板上進(jìn)行了測(cè)試，沒(méi)有將其應(yīng)用到其他開(kāi)發(fā)板，以測(cè)試PUF的特性。Liu等[14]給出了一種基于碳納米管的物理不可克隆函數(shù)，采用的混沌方程為L(zhǎng)orenz混沌方程，利用碳納米管工藝的不確定性，生成PUF。但是由于碳納米管生成的序列位數(shù)有限，而且采用模擬電路進(jìn)行設(shè)計(jì)，不利于大規(guī)模開(kāi)發(fā)和使用。

2.2 物理不可克隆函數(shù)

自2002年以來(lái)，人們對(duì)基于硅電路的PUF電路進(jìn)行了深入的研究。到目前，研究人員已經(jīng)提出了各種物理不可克隆的方法，例如，基于隨機(jī)存儲(chǔ)器的PUF、基于觸發(fā)器的PUF、基于蝴蝶類(lèi)型的PUF、基于仲裁器的PUF、基于環(huán)形振蕩器的PUF[15]、基于電路毛刺的PUF[16]等。產(chǎn)生PUF的方法，大體上可以分為2種，介紹如下。

一種為采用隨機(jī)存儲(chǔ)的方式設(shè)計(jì)的PUF電路。由于存儲(chǔ)電路是由一種狀態(tài)可以改變的雙穩(wěn)態(tài)電路組成的，因此存儲(chǔ)電路在通電之前會(huì)處于一種隨機(jī)狀態(tài)。存儲(chǔ)電路在通電之后，寄存器上的狀態(tài)是一種隨機(jī)狀態(tài)，此時(shí)存儲(chǔ)電路上的高低電平可以作為PUF使用。但是對(duì)于芯片設(shè)計(jì)廠商來(lái)說(shuō)，為了避免這種狀態(tài)的出現(xiàn)，在電路通電之后，會(huì)進(jìn)行強(qiáng)制復(fù)位。只有在設(shè)計(jì)電路時(shí)進(jìn)行單獨(dú)設(shè)計(jì)，才能夠使用。

另一種為采用時(shí)延的方式設(shè)計(jì)的PUF，利用物理器件上門(mén)電路的時(shí)延和布線的時(shí)延差異進(jìn)行設(shè)計(jì)。在實(shí)現(xiàn)方式上，主要分為2種，一種是仲裁型PUF，另一種是環(huán)形振蕩器PUF。

1) 仲裁型PUF

采用2路相同的傳輸路徑，由于集成電路制造工藝的細(xì)微差異會(huì)產(chǎn)生不同的時(shí)延，判決器根據(jù)2路傳輸路徑到達(dá)時(shí)間的差異決定輸出是“0”還是“1”，從而產(chǎn)生基于器件自身特點(diǎn)的隨機(jī)信號(hào)。仲裁型PUF的控制端控制信號(hào)傳輸?shù)穆窂剑到y(tǒng)輸入端輸入同一個(gè)脈沖信號(hào)，利用控制信號(hào)進(jìn)行路徑選擇，使信號(hào)經(jīng)過(guò)不同的傳輸路徑，根據(jù)信號(hào)到達(dá)仲裁器的先后順序進(jìn)行判決。

在PUF設(shè)計(jì)過(guò)程中，需要盡量保證傳輸路徑的長(zhǎng)度一致，但是由于物理元件的差異，最終會(huì)導(dǎo)致同一個(gè)脈沖到達(dá)仲裁器的時(shí)間不盡相同。如圖1所示，仲裁類(lèi)型PUF利用控制信號(hào)（0,1,…）選擇信號(hào)傳輸?shù)穆窂剑斎氲氖峭粋€(gè)脈沖信號(hào)，經(jīng)過(guò)不同的路徑到達(dá)仲裁器，仲裁器根據(jù)脈沖信號(hào)到達(dá)的先后順序進(jìn)行判決，決定輸出是“0”還是“1”。這類(lèi)PUF需要的多路選擇器級(jí)別多、路徑長(zhǎng)，否則無(wú)法分辨到達(dá)的先后順序，即使能夠判決，也容易被外界環(huán)境干擾。

圖1 仲裁型PUF

2)環(huán)形振蕩器PUF

利用反相器級(jí)聯(lián)形成振蕩電路，通過(guò)計(jì)數(shù)器進(jìn)行計(jì)數(shù)。由于物理電路結(jié)構(gòu)的微小差異，經(jīng)過(guò)多次計(jì)數(shù)，2個(gè)計(jì)數(shù)器的結(jié)果不盡相同，然后通過(guò)比較器，得到最終的結(jié)果。

圖2中與門(mén)作為控制端，控制環(huán)形振蕩器PUF的起振和停止。與門(mén)和后面的多個(gè)反相器相連接，構(gòu)成一個(gè)連續(xù)反向的環(huán)。該環(huán)形振蕩器產(chǎn)生的脈沖信號(hào)作為計(jì)數(shù)器的時(shí)鐘，進(jìn)行計(jì)數(shù)。計(jì)數(shù)器設(shè)定計(jì)數(shù)的截止上限，當(dāng)其中任意一個(gè)計(jì)數(shù)器計(jì)數(shù)達(dá)到上限，則環(huán)形振蕩器停止工作。在進(jìn)行布局布線過(guò)程中，要求保證路徑長(zhǎng)度一致。比較器通過(guò)比較2個(gè)計(jì)數(shù)器數(shù)值的大小，輸出“0”或“1”。

圖2 環(huán)形振蕩器PUF

在環(huán)形振蕩器PUF中，如果反相器的個(gè)數(shù)為奇數(shù)，需要使用與門(mén)作為控制模塊，控制環(huán)形振蕩器的工作狀態(tài)；如果環(huán)形振蕩器中反相器的個(gè)數(shù)為偶數(shù)，則采用與非門(mén)作為控制模塊。

環(huán)形振蕩器PUF所需的與非門(mén)的個(gè)數(shù)少，相對(duì)仲裁型PUF來(lái)說(shuō)占用資源少，外界環(huán)境影響小。

2.3 Logistic混沌方程

Logistic方程為混沌系統(tǒng)的經(jīng)典實(shí)例，系統(tǒng)結(jié)構(gòu)簡(jiǎn)單，便于FPGA設(shè)計(jì)、實(shí)現(xiàn)和驗(yàn)證，同時(shí)便于推廣到其他混沌系統(tǒng)。

Logistic函數(shù)的數(shù)學(xué)表達(dá)式為

式(2)是Logistic方程的二進(jìn)制表現(xiàn)形式。其中，為二進(jìn)制的表現(xiàn)形式，是二進(jìn)制每一位的值。的位數(shù)越大，Logistic方程的精度越好，同時(shí)需要的運(yùn)算量就越大。

3 系統(tǒng)設(shè)計(jì)

基于環(huán)形振蕩器的PUF，利用有限個(gè)數(shù)的反相器，構(gòu)建一個(gè)反饋鏈?；谥俨眯偷腜UF，可以利用控制位選擇相應(yīng)的路徑，根據(jù)判決器的結(jié)果產(chǎn)生“0”或“1”。本文提出基于混合型PUF的Logistic序列發(fā)生器，同時(shí)利用環(huán)形振蕩器PUF與仲裁型PUF的特點(diǎn)，產(chǎn)生基于物理器件特征的隨機(jī)數(shù)。利用Logistic混沌方程對(duì)系統(tǒng)初值的敏感性（如圖3所示），初值的細(xì)微差異會(huì)產(chǎn)生完全不同的變化軌跡。利用Logistic方程的特點(diǎn)，將PUF與Logistic迭代方程相結(jié)合，既利用PUF的硬件唯一性，又利用Logistic函數(shù)的敏感性，產(chǎn)生與硬件相關(guān)的混沌序列，同時(shí)在Xilinx公司的7-series FPGA上進(jìn)行設(shè)計(jì)和驗(yàn)證。

3.1 基本單元模塊

本文采用FPGA進(jìn)行設(shè)計(jì)和開(kāi)發(fā)。由于FPGA具有大量的可編程資源，為系統(tǒng)的實(shí)現(xiàn)提供了相應(yīng)的功能模塊，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路有限的缺點(diǎn)。Xilinx公司的FPGA具有6輸入2輸出的LUT模塊，有利于多輸入多輸出的應(yīng)用模塊設(shè)計(jì)。

Xilinx公司的7-series FPGA的基本單元為CLB，每個(gè)CLB由2個(gè)SLICE組成，每個(gè)SLICE由4個(gè)5輸入的LUT、3個(gè)MUX、一個(gè)CARRY和8個(gè)FF組成。

如圖4所示，Xilinx公司7-series FPGA的每個(gè)LUT有6個(gè)輸入端口，當(dāng)A6設(shè)置為高電平時(shí)，可以作為2個(gè)5輸入的LUT使用，可以有2個(gè)輸出。在設(shè)計(jì)過(guò)程中，需要對(duì)LUT6_2模塊進(jìn)行配置，將其配置為2輸入2輸出的與門(mén)電路和2輸入2輸出的非門(mén)電路。

圖4 FPGA的基本單元LUT6_2

對(duì)于圖5中的2輸入2輸出非門(mén)電路，即圖中虛線內(nèi)部的模塊，可以用一個(gè)LUT6_2進(jìn)行設(shè)計(jì)?？梢猿浞掷肔UT6_2的2個(gè)輸出的特性，將A6設(shè)置為高電平，而A5和A4輸入沒(méi)有使用，可以配置高電平或低電平，不能懸空使用。在本設(shè)計(jì)中，A4和A5設(shè)置為低電平，這樣就可以使用Q5和Q6這2個(gè)輸出，則電路等效如圖5所示。

圖5 基于LUT6_2的雙路非門(mén)電路

每個(gè)模塊有3個(gè)輸入，其中，A3作為選擇信號(hào)，A2和A1作為數(shù)據(jù)的2個(gè)輸入端口，此時(shí)，該電路模塊為3輸入2輸出的功能模塊。根據(jù)真值表進(jìn)行計(jì)算，可以得到LUT6_2的配置碼為0x0000c0a0_0000a0c0，此時(shí)LUT可實(shí)現(xiàn)雙路非門(mén)和路徑選擇的功能。

同理，將LUT6_2設(shè)計(jì)為2輸入2輸出的與門(mén)時(shí)，每個(gè)模塊有4個(gè)輸入，其中，A6為高電平，A5為低電平，A4作為使能信號(hào)，A3作為選擇信號(hào)，A2和A1作為數(shù)據(jù)的2個(gè)輸入端口，則根據(jù)電路的功能設(shè)置相應(yīng)LUT的數(shù)值。根據(jù)真值表進(jìn)行計(jì)算，可以得到LUT6_2的配置碼為0x00000035_ 00000053，此時(shí)LUT可以實(shí)現(xiàn)雙路與門(mén)及路徑選擇的功能，如圖6所示。

圖6 基于LUT6_2的雙路與門(mén)電路

3.2 系統(tǒng)框圖

圖8 系統(tǒng)工作流程

系統(tǒng)工作狀態(tài)機(jī)如圖9所示，分為5個(gè)步驟。

圖9 系統(tǒng)工作狀態(tài)機(jī)

圖7 系統(tǒng)框圖

步驟1 設(shè)置系統(tǒng)的初值，PUF的結(jié)構(gòu)有個(gè)控制端，用來(lái)選擇PUF的不同路徑。由于PUF的特點(diǎn)，不同的PUF所產(chǎn)生的結(jié)果不完全一樣。

步驟2 利用PUF模塊生成bit，將bit傳遞給Logistic混沌系統(tǒng)。

4 系統(tǒng)分析與測(cè)試

在本文系統(tǒng)中，由于PUF的存在，使原來(lái)混沌系統(tǒng)無(wú)法迭代到的點(diǎn)重新成為系統(tǒng)的初值，破壞了離散混沌系統(tǒng)的周期性，為了測(cè)試基于PUF的Logistic混沌序列發(fā)生器的特性，采用Xilinx公司的7-series FPGA開(kāi)發(fā)板進(jìn)行測(cè)試，并對(duì)序列發(fā)生器的相關(guān)特性進(jìn)行了分析和討論。

4.1 實(shí)驗(yàn)環(huán)境

本文在Xilinx公司的7-series FPGA上設(shè)計(jì)了基于物理不可克隆函數(shù)的Logistic混沌序列發(fā)生器，設(shè)計(jì)軟件采用Xilinx公司的vivado 2017.4版本進(jìn)行設(shè)計(jì)開(kāi)發(fā)，并利用vivado自帶邏輯分析儀進(jìn)行數(shù)據(jù)測(cè)試和分析。在實(shí)驗(yàn)過(guò)程中，對(duì)4塊同樣的FPGA開(kāi)發(fā)板進(jìn)行測(cè)試，通過(guò)XDC文件對(duì)模塊的具體位置和走線利用約束條件進(jìn)行限定，同時(shí)將PUF布置到FPGA的不同位置進(jìn)行測(cè)試。

本系統(tǒng)利用LUT6_2設(shè)計(jì)了32路PUF，通過(guò)對(duì)32路PUF的計(jì)數(shù)器輸出的數(shù)值進(jìn)行比較，得到32 bit的輸出。

4.2 實(shí)驗(yàn)數(shù)據(jù)

在實(shí)驗(yàn)過(guò)程中，同樣的配置代碼在不同的FPGA開(kāi)發(fā)板上的結(jié)果并不相同。首先，相同的Logistic初始向量作用到PUF上，不同的開(kāi)發(fā)板得到的結(jié)果如表1所示，結(jié)果呈現(xiàn)出隨機(jī)性。

表1 不同開(kāi)發(fā)板在相同配置下的輸出結(jié)果

系統(tǒng)的硬件開(kāi)銷(xiāo)如表2所示。由于系統(tǒng)采用LUT6_2的單元電路，每個(gè)單元模塊包括6個(gè)輸入和2個(gè)輸出，因此每個(gè)LUT模塊可以實(shí)現(xiàn)2路PUF電路，由于LUT模塊具有6個(gè)輸入端口，可以選擇其中一個(gè)端口作為控制端口，使得硬件的利用率得到提升。Tuncer等[13]使用LUT4_1模塊，每個(gè)模塊可以實(shí)現(xiàn)一路PUF電路，利用率低。

表2 硬件開(kāi)銷(xiāo)說(shuō)明

圖10 PUF單元的布局布線

4.3 數(shù)據(jù)分析

4.3.1 相關(guān)性分析

通過(guò)對(duì)混沌序列發(fā)生器的輸出進(jìn)行分析和設(shè)計(jì)，對(duì)于原始的Logistic混沌系統(tǒng)，采用32 bit的精度進(jìn)行計(jì)算，自相關(guān)函數(shù)如圖11所示，對(duì)于不同的Logistic初值，系統(tǒng)會(huì)出現(xiàn)一些周期現(xiàn)象。

如果采用基于PUF的Logistic混沌系統(tǒng)進(jìn)行設(shè)計(jì)，可以阻止Logistic混沌系統(tǒng)周期現(xiàn)象的出現(xiàn)。同時(shí)，由于PUF系統(tǒng)的存在，使Logistic混沌軌道上無(wú)法迭代到的點(diǎn)可以成為系統(tǒng)的初值進(jìn)行計(jì)算，改善了系統(tǒng)的周期性，如圖12所示，系統(tǒng)不存在明顯的周期性現(xiàn)象。

4.3.2 隨機(jī)性分析

圖12 基于PUF的Logistic序列自相關(guān)函數(shù)

表3 評(píng)價(jià)指標(biāo)P值的對(duì)比結(jié)果

5 結(jié)束語(yǔ)

本文提出了一種基于物理不可克隆函數(shù)（PUF）的Logistic混沌序列發(fā)生器，利用FPGA器件的LUT以及傳輸路徑在生產(chǎn)過(guò)程中的工藝差異進(jìn)行設(shè)計(jì)，所以即使同樣配置碼下載到不同的FPGA開(kāi)發(fā)板上，產(chǎn)生的結(jié)果也不同。首先利用Xilinx的FPGA中的LUT6_2設(shè)計(jì)了2路PUF結(jié)構(gòu)，相對(duì)于傳統(tǒng)的FPGA而言，節(jié)省了一半的資源；然后利用PUF產(chǎn)生的隨機(jī)數(shù)對(duì)Logistic混沌系統(tǒng)進(jìn)行優(yōu)化，設(shè)計(jì)了Logistic混沌序列信號(hào)發(fā)生器。該序列發(fā)生器產(chǎn)生的序列與物理器件的特性相關(guān)，利用物理器件的特征參數(shù)作為序列發(fā)生器的原始密鑰，保證了序列發(fā)生器的唯一性。NIST檢驗(yàn)表明，混沌序列信號(hào)發(fā)生器產(chǎn)生的序列滿足隨機(jī)性的要求。

[1] SBIAA F, BAGANNE A, ZEGHID M, et al. A new approach for encryption system based on block cipher algorithms and Logistic function[C]//International Multi-Conference on Systems, Signals & Devices. 2015: 1-5.

[2] KANSO A, SMAOUI N. Logistic chaotic maps for binary numbers generations[J]. Chaos Solitons & Fractals, 2009, 40(5): 2557-2568.

[3] 蔡丹, 季曉勇, 史賀, 等. 改進(jìn)分段 Logistic混沌映射的方法及其性能分析[J]. 南京大學(xué)學(xué)報(bào)(自然科學(xué)), 2016, 52(5): 809-815. CAI D, JI X Y, SHI H, et al. Method for improving piecewise Logistic chaotic map and its performance analysis[J]. Journal of Nanjing University, 2016, 52(5): 809-815.

[4] XU L, LI Z, LI J, et al. A novel bit-level image encryption algorithm based on chaotic maps[J]. Optics & Lasers in Engineering, 2016, 78(21): 17-25.

[5] 宣蕾, 閆紀(jì)寧. 基于混沌的“一組一密”分組密碼[J]. 通信學(xué)報(bào), 2009, 30(Z2): 105-110.XUN L, YAN J N. The “one group one cipher” cryptograph of block cipher based on chaotic[J]. Journal on Communications, 2009, 30(Z2): 105-110.

[6] 王俊, 劉樹(shù)波, 梁才, 等. 基于PUF和IPI的可穿戴設(shè)備雙因子認(rèn)證協(xié)議[J]. 通信學(xué)報(bào), 2017, 38(6): 127-135. WANG J, LIU S B, LIANG C, et al. Two-factor wearable device authentication protocol based on PUF and IPI[J]. Journal on Communications, 2017, 38(6): 127-135.

[7] 郭淵博, 張紫楠, 楊奎武. 基于PUFS的不經(jīng)意傳輸協(xié)議[J]. 通信學(xué)報(bào), 2013, 34(Z1): 38-43. GUO Y B, ZHANG Z N, YANG K W. Oblivious transfer based on physical unclonable function system[J]. Journal on Communications, 2013, 34(Z1): 38-43.

[8] DABAL P, PELKA R. FPGA implementation of chaotic pseudo-random bit generators[C]//Mixed Design of Integrated Circuits and Systems. 2012: 260-264.

[9] WANG H J, SONG B, LIU Q, et al. FPGA design and applicable analysis of discrete chaotic maps[J]. International Journal of Bifurcation & Chaos, 2014, 24(4): 917-921.

[10] ADAMO O, MOHANTYZ S P, KOIUGIANOS E, et al. VLSI architecture and FPGA prototyping of a digital camera for image security and authentication[C]//Region 5 Conference. 2006: 154-158.

[11] WANG Y, RENFA L I. FPGA based unified architecture for public key and private key cryptosystems[J]. Frontiers of Computer Science, 2013, 7(3): 307-316.

[12] GUAJARDO J, KUMAR S S, SCHRIJEN G J, et al. FPGA intrinsic PUFs and their use for IP protection[C]//International Workshop on Cryptographic Hardware and Embedded Systems. 2007: 63-80.

[13] TUNCER T. The implementation of chaos-based PUF designs in field programmable gate array[J]. nonlinear dynamics, 2016, 86(2): 1-12.

[14] LIU L, HUANG H, HU S. Lorenz chaotic system based carbon nanotube physical unclonable functions[J]. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 2017, PP(99): 1.

[15] KUMAR S. The buttefly PUF : protecting IP on every FPGA[C]//IEEE International Workshop on Hardware Oriented Security and Trust. 2008.

[16] 龐子涵, 周強(qiáng), 高文超, 等. 高效能FPGA毛刺PUF設(shè)計(jì)與實(shí)現(xiàn)[J]. 計(jì)算機(jī)輔助設(shè)計(jì)與圖形學(xué)學(xué)報(bào), 2017, 29(6): 1135-1144. PANG Z H, ZHOU Q, GAO W C, et al. Design and implementation of high efficiency PUF circuit on FPGA[J]. Journal of Computer-Aided Design & Computer Graphics, 2017, 29(6): 1135-1144.

[17] CHENG H, SONG Y, HUANG C, et al. Self-adaptive chaotic Logistic map: an efficient image encryption method[J]. Journal of Internet Technology, 2016, 17(4): 743-752.

Logistic chaotic sequence generator based on physical unclonable function

HUANG Chunguang, CHENG Hai, DING Qun

Electronic Engineering College of Heilongjiang University, Harbin 150080, China

Logistic nonlinear chaotic system has many good characters such as initial value sensitivity and topological mixing in the some parameter condition, which is used to create the random sequence signal generator. Because of the attributions of randomness and uniqueness even under the exact, the same circuit layouts and manufacturing procedures, there is still an instinct unclonable difference in each integrated circuit. Therefore, a new sequence stream generator was proposed based on Logistic chaotic system and physical unclonable function designed by double output look-up-table (LUT). The output of the Logistic sequence generator was associated with a specific physical circuit. This kind of sequence generator could resist an attack such as the replication of the keys of the system. The system was designed and tested on the Xilinx FPGA board. The results show that the same architecture of the circuit and the same config file operated on the different FPGA developing board can generate the total different random chaotic sequence stream and improve the randomness of the stream.

Logistic chaotic system, physical unclonable function, random number generator, stream ciphe

TP301

A

10.11959/j.issn.1000?436x.2019064

2018?05?14；

2018?08?16

丁群，qunding@aliyun.com

國(guó)家自然科學(xué)基金資助項(xiàng)目（No. 61471158, No.61571181）

The National Natural Science Foundation of China (No.61471158, No.61571181)

黃春光（1980? ），女，黑龍江哈爾濱人，黑龍江大學(xué)講師，主要研究方向?yàn)楸Ｃ芡ㄐ?、信息安全?/p>

程海（1979? ），男，黑龍江哈爾濱人，黑龍江大學(xué)副教授、碩士生導(dǎo)師，主要研究方向?yàn)楸Ｃ芡ㄐ?、信息安全?/p>

丁群（1957? ），女，黑龍江哈爾濱人，黑龍江大學(xué)教授、博士生導(dǎo)師，主要研究方向?yàn)楸Ｃ芡ㄐ?、信息安全?/p>