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引 言

隨著半導(dǎo)體技術(shù)的不斷發(fā)展，處理器的性能和復(fù)雜度越來越高，為了降低功耗，提高穩(wěn)定性，處理器普遍采用多電源供電技術(shù)，一般按內(nèi)核、外設(shè)、模擬部分(如PLL或ADC)、數(shù)字部分(如DDR、GPIO等)設(shè)計不同的電源，每個部分都有一個電源軌。這些電源的電壓等級不一定相同，一般內(nèi)核的電源功耗大，因此電壓較低，如1.0 V或1.1 V等，而外設(shè)需要考慮處理器的接口與其他器件的電壓等級能兼容，一般以3.3 V或2.5 V等為主。芯片廠商對處理器的各路電源的上下電順序有嚴(yán)格的要求，忽視該要求會導(dǎo)致處理器不能正常工作甚至?xí)粺龎摹?/p>

1 Zynq-7020的多路電源簡述

處理器所需的多路電源由開關(guān)電源模塊將交流220 V轉(zhuǎn)換成12 V，該12 V電源作為數(shù)字回路的總電源，使用TI公司的Buck轉(zhuǎn)換器TPS65251，將12 V轉(zhuǎn)換成所需的多路電源。多路電源一般有1.0 V、1.1 V、1.2 V、1.35 V、1.8 V、2.5 V、3.3 V、5 V等。本設(shè)計以Xilinx公司的Zynq-7020為例，其集成了基于處理系統(tǒng)(PS)的多功能Cortex-A9雙內(nèi)核和基于Artix-7技術(shù)的可編程邏輯陣列(PL)。對PS部分，嚴(yán)格的上電順序是PS_VCCPINT、PS_VCCPAUX、PS_VCCPLL、PS_VCCOMIO1先同時上電，然后是PS_VCCODDR、PS_VCCOMIO0，這樣可以保證對電源的汲取電流最小，且I/O接口在上電時處在三態(tài)狀態(tài)中，PS_VCCPAUX和PS_VCCPLL必須是同一個電源。下電順序與上電順序完全相反。假如 PS_VCCOMIO1電壓等級與PS_VCCPAUX、PS_VCCPLL相同，則可以與它們同時上電和下電。但PS_VCCPAUX和PS_VCCPLL必須是同一個電源。PS部分電源上下電順序如表1所列。

表1 PS部分電源上下電順序

對PL部分，上電順序是PL_VCCINT、PL_VCCBRAM、PL_VCCAUX、PL_VCCO，這樣也可以獲得最小的汲取電流，確保I/O接口線在上電時處在三態(tài)狀態(tài)。假如PL_VCCINT和PL_VCCBRAM是同一個電源，則它們可以同時上下電。假如PL_VCCAUX和PL-VCCO是同一電源，它們也是同時上下電。注意下電順序與上電順序完全相反。PL部分電源上下電順序如表2所列。

表2 PL部分電源上下電順

PS和PL部分的電源是完全獨立的。PS的電源可以先于或后于PL的電源上電。PS和PL部分的電源互相隔離，這樣可以防止被破壞。因此結(jié)合表1和表2看，只設(shè)計4路電源就可滿足要求，分別是1.0 V、1.8 V、3.3 V、1.35 V，上電順序應(yīng)該為1.0 V、1.8 V、1.35 V、3.3 V，下電順序應(yīng)該為3.3 V、1.35 V、1.8 V、1.0 V。

2 硬件設(shè)計

2.1 原理簡圖

為了節(jié)約成本及滿足電壓計算的實時性，交流220 V電壓在被互感器隔離后用信號調(diào)理電路調(diào)理成為偏置值為1.5 V、峰值范圍在0～2.05 V的脈動電壓后接入STM32F103的ADC，考慮1.5倍的裕量，最大輸入電壓為交流250 V時，峰值為3.3 V。ADC還采集了12 V、1.0 V、1.8 V、3.3 V、1.35 V電壓。另外STM32F103輸出4根I/O接口線，IO_0 ～I(xiàn)O_3接轉(zhuǎn)換器的EN引腳，還輸出一根IO_4接口線用來控制看門狗芯片的動作。STM32F103自身的供電電源由第一片轉(zhuǎn)換器的Buck3輸出，EN3引腳直接上拉，Buck3始終使能。原理簡圖如圖1所示。

圖1 原理圖

2.2 輸入電容選擇

通過合理選擇并聯(lián)在開關(guān)電源模塊里的整流橋輸出側(cè)電容器的電容值，使輸入電源在裝置掉電后至少能持續(xù)輸出1.5 s，電容能量計算公式為w=0.5CU2，單位為焦耳，裝置功耗約為6 W，若要放電時間達(dá)到t= 1.5 s，因為W=P×t，則電容值選為C=6 W×1.5 s/(0.5×220 V2)≈217 μF，實際可以選取220 μF/450 V的電解電容。

2.3 轉(zhuǎn)換器TPS65251相關(guān)設(shè)計

(1)工作頻率設(shè)置

按公式ROSC(kΩ)=174×f-1.122計算頻率，設(shè)置工作頻率為500 kHz，需在ROSC引腳與地之間串聯(lián)電阻ROSC= 383 kΩ。

(2)輸出電壓設(shè)置

按公式R2=R1×(0.8 V ÷(VO-0.8 V))合理選擇每一路輸出反饋電阻R1和R2的阻值。對3.3 V輸出，R1=40.2 kΩ，R2=12.7 kΩ；對1.35 V輸出，R1=15 kΩ，R2=22 kΩ；對1.8 V輸出，R1=20 kΩ，R2=16 kΩ；對1.0 V輸出，R1=22 kΩ，R2=82 kΩ，電阻全部選用1%精度等級。

(3)限流保護(hù)設(shè)置

對Buck1按公式ILIM=180÷RLIM+1.3計算，設(shè)置ILIM為3 A，則RLIM為100 kΩ。對Buck2和Buck3，按公式ILIM=150÷RLIM+1.12計算，設(shè)置ILIM為2.5 A，則RLIM為120 kΩ。如果過電流延續(xù)10 ms以上，轉(zhuǎn)換器會關(guān)斷輸出10 ms后重新啟動。

(4)布局布線設(shè)計

電路板按4層板設(shè)計，內(nèi)部兩層分別為GND和POWER。使用Cadence 16.6 Allegro軟件設(shè)計電路板文件，將VO和LX分別設(shè)置成銅皮(Shape)并放置在頂層，輸入電源VIN也設(shè)置成Shape并放置在POWER層上。VIN的濾波電容和VO的LC里的濾波電容應(yīng)使用低ESR的陶瓷電容(如用X5R或X7R電容)，且盡量靠近轉(zhuǎn)換器放置，距離引腳不要超過50 mil。尤其重要的是芯片底部的POWER PAD與電路板頂層的GND網(wǎng)絡(luò)的Shape連接，該Shape一定要通過VIA與內(nèi)部的GND層連接，這樣有利于降低芯片對GND的熱阻，增加芯片的散熱功能，本設(shè)計中該Shape共放置了35個外徑為0.05 mm、內(nèi)徑為0.03 mm的VIA。

3 軟件設(shè)計

3.1 改進(jìn)的方均根算法

STM32F103的ADC為12位的單極性SAR型ADC，為了保證有效值計算的精度，采用了改進(jìn)型的方均根算法。方均根計算公式為：

設(shè)采樣頻率固定為fs=4.8 kHz(整周期時為96點)，而信號頻率f由CPU的Timer測量得出，f變化時整周期內(nèi)的采樣點會隨之變化，為了提高計算精度，需要把整周期內(nèi)不足一個完整采樣間隔的部分也考慮進(jìn)去，則每周期波的采樣數(shù)量為：N.n = fs/f，其中N為整數(shù)部分，n為小數(shù)部分。考慮信號本身的偏置電壓及ADC采樣時產(chǎn)生的固有偏置量，程序?qū)崟r計算總偏置量：

Uoffset ={ [U(0)/2+U(1)/2]+[U(1)/2+U(2)/2]+…+[U(N-1)/2+U(N)/2]+[U(N)/2+U(N.n)/2]*(N.n-N)}/N.n

由于U(0)=U(N.n)，則可化簡為：

U(N)*(1+0.n)/2]/N.n

則有：

U2={{[U(0)- Uoffset]2/2+[U(1)-Uoffset]2/2}+{[U(1)-Uoffset]2/2+[U(2)-Uoffset]2/2}+…+{[U(N-1)-Uoffset]2/2+[U(N)-Uoffset]2/2}+{[U(N)-Uoffset]2/2+[U(N.n)-Uoffset]2/2}* (N.n-N)}/N.n

同理化簡為：

{[U(N)-Uoffset]2*(1+0.n)/2}}/N.n

再開方求得U。經(jīng)試驗得出，誤差小于0.5%。數(shù)據(jù)如表3所列。

表3 測量精度誤差

3.2 上下電控制邏輯

上電控制邏輯可以判斷12 V是否到80%額定值(即9.6 V)，如果到了且一直持續(xù)10 ms，則說明電源完好，依次拉高IO_0～ IO_3接口線，把1.0 V、1.8 V、3.3 V、1.35 V四路輸出電源的EN引腳電平依次使能，然后采樣這4路電源，均大于80%額定值時就把接口線IO_4拉高，驅(qū)動看門狗芯片的復(fù)位輸出接口線返回，使得Zynq-7020的復(fù)位過程結(jié)束，程序啟動起來。

下電控制邏輯是在運(yùn)行過程中，如果交流220 V電壓小于80%額定值，為了躲過電壓的短時跌落，延遲200 ms后執(zhí)行下電操作，即拉低接口線IO_4，復(fù)位Zynq-7020，再把4路輸出電源的EN引腳依次全部拉低，4路輸出電源輸出為0 V，處理器就全部掉電?；蛘呤?2 V、1.0 V、1.8 V、3.3 V、1.35 V的任意一路低于80%額定值，則立刻執(zhí)行下電操作。

STM32F103的程序一直在上電控制邏輯和下電控制邏輯這兩個狀態(tài)間切換，上電控制邏輯狀態(tài)結(jié)束后進(jìn)入下電控制邏輯，下電控制邏輯狀態(tài)結(jié)束后進(jìn)入上電控制邏輯。程序流程圖如圖2所示。

圖2 程序流程圖

4 試驗結(jié)果

本設(shè)計的試驗結(jié)果包括如圖3所示的上電波形和圖4所示的下電波形。

圖3 上電順序波形

圖4 下電順序波形

結(jié) 語