周瑞云 易茂祥 黃正峰

摘 要： 隨著晶體管特征尺寸的不斷減小，威脅數字電路可靠性的一個重要因素是負偏置溫度不穩(wěn)定性。為了緩解NBTI效應對電路產生的老化影響，文中提出時延約束、路徑約束和考慮非門的可防護性約束的多約束下，通過計算門的影響因數的大小來尋找定位關鍵門集合，用門替換的方法來防護關鍵門。通過實驗進行證明，文中提出的方法不僅識別出的關鍵門數量少，且更加精準，老化的時延改善率更高。

關鍵詞： 負偏置溫度不穩(wěn)定性； 電路老化； 關鍵門； 時延約束； 影響因數； 門替換

中圖分類號： TN710.2?34； TP331 文獻標識碼： A 文章編號： 1004?373X（2018）22?0113?04

Abstract： As the feature size of the transistor decreases constantly， negative bias temperature instability （NBTI） becomes an important factor threatening the reliability of the digital circuit. Under the multiple constraints of time delay constraint， path constraint， and protective constraint considering non?gate， the influence factor of the gate is calculated to search and locate critical gate sets， and the gate replacement method is used to protect critical gates， so as to mitigate the influence of the NBTI effect on circuit aging. The experimental results prove that the method proposed in this paper identifies a small number of critical gates， is more accurate in critical gate search， and has a high time?delay reduction rate during aging.

Keywords： NBTI； circuit aging； critical gate； time?delay constraint； influence factor； gate replacement

隨著高新電子技術的迅猛發(fā)展，電路的性能和集成度有了較大程度的提高。但晶體管的電壓并未隨著特征尺寸的降低而減少，此時CMOS的參數逐漸接近物理極限，影響器件的使用壽命，使得器件的可靠性不斷下降。CMOS集成電路產生可靠性問題的原因眾多，如熱載流子注入、電遷移、柵氧經時擊穿和負偏置溫度不穩(wěn)定性等。尤其是納米工藝達到65 nm以下水平， NBTI效應是電路產生失效機制的主要原因[1]。NBTI效應是一種作用于PMOS晶體管的老化機制。根據有關文獻表明，電路工作10年后，由NBTI效應引起晶體管的閾值電壓增加50 mV，工作速率[2]下降20%。電路有兩種工作模式：待機模式（Standby）和活動模式（Active）。在活動模式下，PMOS晶體管的輸入信號交替出現(xiàn)高低電平，受到的是動態(tài)NBTI效應；在待機模式下，PMOS晶體管的柵極始終處于低電平信號下，受到的是靜態(tài)NBTI效應。在電路工作的整個生命周期內，靜態(tài)NBTI效應對電路產生的影響比動態(tài)要大[2]。當電路遭受NBTI效應后，會使得PMOS管的閾值電壓升高，漏極電流減小，門節(jié)點的時延增加。從而導致路徑的時延增加，最終發(fā)生時序紊亂，芯片的功能徹底失效。因此，研究如何減緩NBTI效應對電路造成的老化影響有著非常重要的現(xiàn)實意義。

國內外的研究學者采用以下方法緩解電路的NBTI效應。通過調整門的尺寸方法來緩解電路NBTI效應，但會引入額外的面積開銷[3]；采用多閾值電壓技術[4]；確保電路功能不變的情況下，采用邏輯重構和引腳重排的方法[5]；根據不同路徑的時序余量不同，采用時序拆借的方法[6]；輸入向量控制技術[1]；插入傳輸門技術[7]等。

本文是在電路處于待機模式下，采用門替換的方法來緩解NBTI效應對電路產生的老化影響。其能夠直接使用標準單元庫進行替換，不會引入額外的晶體管的堆疊效應，彌補了IVC技術不能較好地防護電路邏輯深處的門節(jié)點的缺點。

傳統(tǒng)的關鍵門識別存在的問題是，找到的關鍵門過多，增加了防護的開銷；或者未尋找到精準的關鍵門集合，降低了門替換的防護效果。本文是基于傳統(tǒng)的靜態(tài)時序分析框架下，提出多約束下通過計算門的影響因數來識別關鍵門。著眼于尋找影響電路老化時延嚴重的關鍵門集合，再用門替換的方法對所識別的關鍵門進行防護。

1 NBTI建模與門替換介紹

1.1 NBTI建模

式中：[B]為常量；[Vth0]是PMOS管未老化前的閾值電壓；[d（V）]指的是邏輯門的固有時延。一般而言，一個門具有多個PMOS管，文中考慮最壞情況下的最大值作為門的老化時延。

1.2 考慮非門的門替換

文獻[4]首次將門替換應用于緩解由NBTI效應引起的電路老化問題。

傳統(tǒng)的門替換技術在替換關鍵門的扇入門時，僅考慮與非門和或非門，忽略了扇入門為非門的情況。本文在第三約束可防護性約束下，還考慮到了非門的替換。非門是一個上拉PMOS晶體管串聯(lián)一個下拉NMOS晶體管構成的，邏輯上非門可以視為單輸入與非門。當關鍵門的扇入門為非門時，在原來的電路結構上拉網絡并聯(lián)一個PMOS管，下拉網絡串聯(lián)一個NMOS管非門，可以替換為多一個休眠信號的雙輸入與非門。

2 多約束下關鍵門的識別方法

2.1 關鍵門定位的設計流程

基于傳統(tǒng)的靜態(tài)時序分析框架，將原始基準電路用DC綜合工具轉化為STA可讀入的網表文件。假設有N條路徑，文中根據路徑傳播的大小，對每條路徑進行標號，記作Pi。對應的傳播時延記作Ti（1≤i≤N），得到原始電路集合SPS={P1，P2，…，PN}。其中T1>T2>…>TN，將原始電路中的路徑傳播延時最大值定義為TOMAX （即T1）。接著考慮最壞的老化情況，本文選擇p%為20%，[T′i]為第i條路徑老化后的時延。根據不等式[T′i]=Ti（1+p%）≥TOMAX，得出受到NBTI效應影響比較敏感，潛在抗老化路徑集合（PCPS）為：SPCPS={P1，P2，…，PL}。在考慮RAS的NBTI老化模型下，潛在關鍵路徑老化后的時延分別為[T′p1，T′p2，T′pL]。由于電路設計初始，會留有一定的時序余量q%，對老化時延不超過時序余量的潛在關鍵路徑就不需要進行防護。[T′pi]表示第i條路徑考慮RAS的NBTI模型下的老化時延，若滿足[T′pi]

2.2 多約束下關鍵門影響因數的計算方法

識別關鍵門時，根據影響因數大小每次識別一個關鍵門，防護該關鍵門，然后重新計算影響因數并識別下一個關鍵門，如此循環(huán)直到保護路徑滿足時序要求為止。得到路徑約束下的關鍵門集合CGIP set。

得到路徑約束下的關鍵門集合CGIG set。

可防護性約束下計算門的影響因數如圖2所示。對于圖2a）而言，要想防護G2需要對其前驅門進行判斷，發(fā)現(xiàn)為與非門，可以直接替換為有[sleep]信號的NAND2。此時，式（6）中Mi=1。對于圖2b）而言，計算G2的可防護性影響因數[IFG2]，由于G2是NOR2，查找該門的前驅門有兩個：G5是與非門，可以直接替換成有[sleep]信號二輸入與非門；而G1也是NOR2，需要查找該門的前驅門進行判斷是否可防護，發(fā)現(xiàn)G3和G4也是NOR2。所以，可以將其替換為有sleep的NOR3，在式（6）中Mi=3。

文中定義的三種約束下尋找到的關鍵門集合，并不是完全獨立的。本文通過三個關鍵門集合的交集作為最終的關鍵門，最終得到更加精確的關鍵門集合CG set。

3 實驗結果及分析

3.1 實驗環(huán)境設置

本文使用C++編程語言編寫多約束下關鍵門的識別以及門替換算法。ISCA85基準電路作為實驗驗證電路，試驗電路的網表是經過Synopsys公司的DC綜合工具和45 nm標準單元綜合而成的。綜合后的實驗網表中只包含INV、2?4輸入的NAND，以及2?4輸入的NOR門。文中采用的參數設置與文獻[9?10]中的相同Vdd=0.8 V。對于MOS晶體管的閾值電壓為[Vth]=0.18 V，Tox=1.1 nm。在兩種不同的工作模式下，活動和待機時間比例即RAS=1∶9，溫度均為T=378 K，占空比為0.5；電路的工作時間Tlife為10年，老化最大延遲P=20，時序余量q本文可以選擇5%，10%，15%。

3.2 實驗結果分析

在不同的時序余量下（q=5%，10%和15%），采用本文方法識別的關鍵門數目的比重分別為9.09%，4.56%和1.84%。而文獻[9]識別的關鍵門的比重分別為11.56%，5.44%和2.38%。在相同時序余量下，本文所識別的關鍵門數目比文獻[9]小得多。隨著時序余量的增大可觀察到，識別的關鍵門數目在不斷減小。這主要是因時序余量設置得越大，電路容忍的老化能力則越強，自然需要防護的關鍵門數量也在減小。

式中：Dgr表示為門替換后老化的最大延遲；Dag表示門在替換前考慮NBTI老化效應電路最大延遲。Drate越大，說明門替換之后能夠緩解電路老化的作用效果越明顯。

時延改善和識別的關鍵門數量實驗結果對比如表2所示。文獻[10]識別關鍵門的平均數量為11.56%，文獻[9]識別關鍵門的平均數量為11.53%。相比較之下，兩者在關鍵門的識別上相差無幾，而本文方法識別出電路的關鍵門的平均數量僅為9.09%。在時延改善率上，文獻[10]比文獻[9]平均提高了11.7%，說明在防護近似數量相同的關鍵門上，文獻[9]對關鍵門的識別更加精準。本文的平均時延改善率為11.13%，對于文獻[10]相對平均提高了12.08%，對于文獻[10]相對平均提高了25.20%。由此證明，本文的方法在對關鍵門的定位和識別方面不僅少且更加的精準。防護后的電路對NBTI效應的影響容忍的能力更強。

4 結 論

本文提出了多約束下識別關鍵門的門替換方法，闡述了路徑約束下、時延約束下和可防護性約束下如何計算關鍵門的影響因數，得到不同約束下的關鍵門集合。通過三個關鍵門集合的交集得到最終更加精確的關鍵門集合CG set。最后將非門作為門替換的邏輯門類型，通過實驗本文方法不僅僅在關鍵門的識別數量上有大幅度的減少，并且時延的貢獻率更加顯著，同時證明了本文尋找到關鍵門的準確性更高。

參考文獻

[1] VAZQUEZ J C， CHAMPAC V， ZIESEMER A M， et al. Low?sensitivity to process variations aging sensor for automotive safety?critical applications [C]// Proceedings of 28th VLSI Test Symposium. Houston： IEEE， 2010： 238?243.

[2] WANG Wenping， YANG Shengqi， BHARDWAJ S， et al. The impact of NBTI on the performance of combinational and sequential circuits [C]// Proceedings of 44th ACM/IEEE Design Automation Conference. San Diego： IEEE， 2007： 346?369.

[3] KUMAR S V， KIM C H， SAPATNEKAR S S. Adaptive techniques for overcoming performance degradation due to aging in COMS circuits [J]. IEEE transactions on very large scale integration systems， 2011， 19（4）： 603?614.

[4] CHAN T B， SARTORI J， GUPTA P， et al. On the efficacy of NBTI mitigation techniques [C]// Proceedings of Design， Automation & Test in Europe Conference & Exhibition. Grenoble： IEEE， 2011： 1?6.

[5] WANG Wenping， YANG Shengqi， CAO Yu. Node criticality computation for circuit timing analysis and optimization under NBTI effect [C]// Proceedings of 9th International Symposium on Quality Electronic Design. San Jose： IEEE： 2008： 763?768.

[6] YUAN L， QU G. Simultaneous input vector selection and dual threshold voltage assign for static leakage minimization [C]// Proceedings of IEEE/ACM International Conference on Computer?Aided Design. San Jose： IEEE， 2007： 548?551.

[7] LIN I C， LIN C H， LI K H. Leakage and aging optimization using transmission gate?based technique [J]. IEEE transactions on computer?aided design of integrated circuits and systems， 2013， 32（1）： 87?99.

[8] 范磊，梁華國，易茂祥，等.電路抗老化設計中基于門優(yōu)先的關鍵門定位方法[J].微電子學，2017，47（2）：258?263.

FAN Lei， LIANG Huaguo， YI Maoxiang， et al. A method to identify critical gates by prioritizing logic gates under circuit anti?aging design [J]. Microelectronics， 2017， 47（2）： 258?263.

[9] 梁華國，陶志勇，李揚.一種緩解NBTI效應引起電路老化的門替換方法[J].電子測量與儀器學報，2013，27（11）：1011?1017.

LIANG Huaguo， TAO Zhiyong， LI Yang. Efficient method to mitigate NBTI?induced circuit degradation by gate replacement techniques [J]. Journal of electronic measurement and instrumentation， 2013， 27（11）： 1011?1017.

[10] BHARDWAI S， WANG Wenping， VATTIKONDA R， et al. Predictive modeling of the NBTI effect for reliable design [C]// Proceedings of IEEE Custom Integrated Circuits Conference. San Jose： IEEE， 2007： 189?192.