張煥云 郭世璧

摘 要：本文通過用雙峰的襯底電流效應分析了熱電子限制SOA和電子SOA在40V LDMOS柵氧層的形成機理，并且通過新流程設計改進了LD-MOS的SOA。最終，得到了擴展到40/50V LDMOSn漂移區(qū)大于2um的結構設計方法。通過分析襯底電流（Ib）和相應的退化機理，我們?yōu)闊犭娮覵OA提供了一個物理試驗模型。通過分析，清楚理解了熱電子SOA 的意義和工作范圍，也反應出熱電子是器件退化現(xiàn)象的一個重要原因之一。

關鍵詞：LDMOS；Kirk效應；SOA；BCD

中圖分類號：TN386 文獻標識碼：A 文章編號：1671-2064（2018）19-0056-02

1 引言

高壓LD-MOS場效應晶體管長期以來一直作為功率分離的基本器件應用在集成電路中[1]。傳統(tǒng)意義上，LD-MOS 的設計有以下兩種操作狀態(tài)：1）工作狀態(tài)（低的Vds和高的Vgs）提供高電流，本質上是短溝道長度起決定因素；2）非工作狀態(tài)（低的Vgs和高的Vds），一系列高阻的出現(xiàn)可以承受高電壓裝置（可以耐壓到40V）[2]。盡管如此，短暫的情況下，器件也可以在高的Vgs和Vds下操作，但是他們會出現(xiàn)熱載流子退化[3，4，5，6]的現(xiàn)象。根據這個現(xiàn)象，S.K.Lee[7]通過改變漂移區(qū)的摻雜濃度對LD-MOS進行了優(yōu)化。

本文，通過改變漂移區(qū)的摻雜濃度優(yōu)化HV-LDMOS的柵氧化層的退化問題，并且是首次應用在0.6um的BCD工藝中。為了幫助電路設計，一種典型的盒子形狀的熱電子SOA（安全操作區(qū)）相應的閾值電壓退化已經被試驗證實主因就是熱電子SOA。在本文中，通過分析襯底電流（Ib）和相應的退化機理，我們?yōu)闊犭娮覵OA提供了一個物理試驗模型。通過分析，清楚理解了熱電子SOA的意義和工作范圍，也反應出熱電子是器件退化現(xiàn)象的一個重要原因之一。

2 器件描述和試驗

在本工作中，采用LOCOS-端基板的40V LD-MOS晶體管如圖1所示，集成在0.6um BCD工藝中，其柵氧化層厚度約為45nm，大角度離子注入形成P型體。器件結構從掃描電鏡中，可以觀察到溝道長度大約是0.6um，寬度大約是43.7um。實現(xiàn)P型體以后，器件的源和漏端的形成就采用傳統(tǒng)的MOS工藝，也就是采用自對準的n型輕攙雜和大約0.2um的spacer來完成。與傳統(tǒng)的LD-MOS晶體管不同的是，在我們的器件中，襯底接觸孔和器件源端的接觸孔是分開的，這樣就可以分別測試出襯底電流Ib和Is（源端的電流）。

熱電子測試主要是在晶片層面，測試條件要求在室溫25度和暗黑的環(huán)境。偏置應力階段的表征步驟包括：測量直流峰值tan的電導-gm，閾值電壓Vt，以及電阻Ron。所有的測試都是在Vds=0.1V，Ron測試在Vgs=12V下進行。在室溫下用不同的Vds的Vgs進行直流應力試驗，將源和襯底接地。

Ib和Vgs的曲線圖如圖2所示，隨著Vgs的變化，Ib和Vgs曲線出現(xiàn)雙峰。第一個峰值出現(xiàn)在Vgs=6V，峰值電流隨著Vds的增加而增加。第二個峰在Vgs=12V時出現(xiàn)，第二個峰在Vds下增長更快。

圖2襯底電流作為Vgs在各種Vds下的函數(shù)，表現(xiàn)為兩個峰值。高Vgs下Ib的快速增加是Kirk效應的結果。

圖3所示為40V LD-MOS熱電子受限SOA和圖2中的襯底電流之間的關系曲線。熱電子測試必須定義器件的最大工作漏極電壓和門電壓。

3 結果討論

在雙峰電流發(fā)生的情況下，這種現(xiàn)象可以解釋如下：1）第一個峰（Vgs=6V），影響它的是Vds增加和電離率α增加有關[8]。

（1）

Hot

electrons

電離率和漏端的電場有關，這就出現(xiàn)在了熱電子退化的結果，即就是第一個峰電流會隨著漏端電壓的增加而增加。但是當（Vgs>6V）時，隨著門電壓的增加電離率減小，襯底電流減小。第二個峰開始出現(xiàn)在Vgs=12V以上，在這種情況下，我們發(fā)現(xiàn)隨著漏極電壓的增加，襯底電流迅速增加。因此，在ID-VDS曲線中，由于襯底電流的增加，ID快速增加。因此，第二峰的解釋將是高漏電電流與Vg的增加有關，而不是高Vd的影響。這可以用Kirk效應[9]來解釋。當Kirk效應發(fā)生時，電流密度應滿足：

（2）

當器件工作在飽和區(qū)時，漏極電流與啟動Kirk效應一致，導致器件退化。

根據以上的分析，包括自熱效應[10，11]，我們通過改變其漂移區(qū)域離子摻雜對40VLD-NMOS進行優(yōu)化，得到典型的器件參數(shù)。

如圖4所示，設置Vgs=12V，測試40VLD-MOS不同漂移區(qū)的Id和Vd曲線，發(fā)現(xiàn)在漏端電壓達到40V之前，自熱效應占主導地位。當Vds>40V時，隨著漂移區(qū)域的增加，飽和電流減小。實驗表明，在線性區(qū)域，Ron增加了一點，大約5%，閾值電壓沒有變化。

4 結語

如上所述，本文研究了熱電子SOA，并且利用基體電流的兩個峰值，發(fā)現(xiàn)襯底電流的第一個峰值與碰撞電離有關，第二個峰值與Kirk效應有關。

值得注意的是，第一個峰值比較低，第二個峰值出現(xiàn)較晚，盡管兩者之間存在著某種關系。因此，本文仔細的優(yōu)化流程設計，來改進LD-MOS的SOA。最后，得到了擴展到40/50V LDMOSn漂移區(qū)大于2um的結構設計方法。

參考文獻

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[5]R.Vversari，A.Pieracci，Experimental study of hot carrier effects in LDMOS transistors”，1999，IEEE trans. On electron devices.ED-32，PP375-381.

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[7]S.K.Lee， C.J.Kim，“optimization of safe operating area using two peaks of body current in submicron LDMOS Transistors.

[8]S.M.Sze， physics of semiconductor device，pp.482，2nd，wiley，1981.

[9]C.Contero， P.Galbiati，“LDMOS implementation by large tilt implant in 0.6um BCD5 process”，1996，IEDM，PP.465-468.

[10]P.Perugupalli， Xu Y，“measurement of thermal and packaging limitations in LDMOSFETs for Rfic applications”，1998，IMTC，PP.160-164.

[11]Belaid， M.A， K. Ketata，“Analysis and simulation of self heating effect on RF LDMOS devices”.2005，SISPAD，PP.231-234.