陳世海, 王 軍, 代 偉, 王艷芬, 毛會(huì)瓊, 李 明

(中國(guó)礦業(yè)大學(xué) 信息與控制工程學(xué)院, 江蘇 徐州 221116)

晶振電路是指采用石英晶體諧振器(簡(jiǎn)稱晶振)作為選頻元件的振蕩電路,因其頻率精準(zhǔn)且穩(wěn)定度高,常被選作標(biāo)準(zhǔn)頻率或脈沖信號(hào)源[1-4],廣泛應(yīng)用于通信、計(jì)量、工控、嵌入式系統(tǒng)、廣播電視等領(lǐng)域,特別是在嵌入式系統(tǒng)中,幾乎所有的微處理器、CPLD/FPGA、以及DSP等數(shù)字集成芯片都采用晶振電路為系統(tǒng)提供時(shí)鐘脈沖。

晶振電路也是通信電子電路、高頻電子線路等課程實(shí)驗(yàn)教學(xué)中的一項(xiàng)重要內(nèi)容?，F(xiàn)有實(shí)驗(yàn)基本屬于基礎(chǔ)的驗(yàn)證性實(shí)驗(yàn)[5-12],側(cè)重于加強(qiáng)學(xué)生對(duì)振蕩電路工作原理的理解,對(duì)確保理論課教學(xué)效果起到了重要的支撐作用。然而從高等工程教育培養(yǎng)目標(biāo)的視角來(lái)看,實(shí)驗(yàn)教學(xué)應(yīng)該盡量面向工程實(shí)踐,致力于培養(yǎng)學(xué)生“解決復(fù)雜工程問(wèn)題”的能力。如果能夠有針對(duì)性地在現(xiàn)有實(shí)驗(yàn)基礎(chǔ)上,融入實(shí)際工程問(wèn)題,拓展基礎(chǔ)實(shí)驗(yàn)的探究性內(nèi)涵,不僅可以充分利用現(xiàn)有實(shí)驗(yàn)資源,還能有效提升實(shí)驗(yàn)的工程教育質(zhì)量。

本文在現(xiàn)有晶振實(shí)驗(yàn)的基礎(chǔ)上,以廣泛使用的Pierce振蕩器為切入點(diǎn),本著《工程教育認(rèn)證標(biāo)準(zhǔn)》[13]及其OBE(outcome based education)教學(xué)理念,將嵌入式系統(tǒng)設(shè)計(jì)等工程實(shí)踐中常見的晶振選型及負(fù)載電容對(duì)振蕩性能的影響等問(wèn)題,作為探究性內(nèi)容引入實(shí)驗(yàn)教學(xué),將“工程知識(shí)”“問(wèn)題分析”和“研究”等3個(gè)方面的畢業(yè)要求,蘊(yùn)含于整個(gè)實(shí)驗(yàn)教學(xué)過(guò)程,著力培養(yǎng)學(xué)生“解決復(fù)雜工程問(wèn)題” 的能力。

1 實(shí)驗(yàn)原理

1.1 晶振電特性

石英晶體具有正反壓電效應(yīng),將其按照一定方向切割成石英晶片,兩邊敷上銀電極并焊上引腳,用金屬或者玻璃封裝后即構(gòu)成了晶振[3-4]。通常,為得到晶振等效電路,可將石英晶片機(jī)械系統(tǒng)類比于電系統(tǒng),即石英晶片的質(zhì)量類比于電感,彈性類比于電容,機(jī)械摩擦類比于電阻[6]。晶振等效電路如圖1所示,其中石英晶片被表示成串聯(lián)RLC回路,Lm代表動(dòng)態(tài)電感,其數(shù)值決定于晶片厚度；Cm為動(dòng)態(tài)電容,決定于晶片尺寸及電極面積；Rm為動(dòng)態(tài)電阻,取決于機(jī)械損耗。此外,對(duì)于石英晶片兩面敷銀層電極、支架和引腳間存在的電容,統(tǒng)一表示為靜電容Co。

圖1 晶振等效電路

通過(guò)圖1所示等效電路,可以得到在振蕩頻率為fr時(shí)晶振管腳之間的阻抗：

(1)

為便于分析,將式(1)中晶振復(fù)阻抗的實(shí)部Re和虛部Xe分別表示為

(2)

(3)

1.2 Pierce振蕩器

Pierce振蕩器是Colpitts電容三點(diǎn)式振蕩器的變形,它可以工作在幾kHz到幾百M(fèi)Hz的頻率范圍,因其結(jié)構(gòu)簡(jiǎn)單、成本低廉,而且精度高、波形好,特別是功耗低以及對(duì)電源電壓和環(huán)境溫度等因素不敏感,所以在工程實(shí)踐中應(yīng)用非常廣泛,尤其是在數(shù)字集成電路中,絕大多數(shù)芯片的時(shí)鐘電路都采用了Pierce振蕩器[14-15]。該振蕩器電路原理如圖2(a)所示,其主要由反相器Inv、反饋電阻RF、晶振JT和電容C1、C2構(gòu)成。反饋電阻的作用是通過(guò)引入反饋使反相器的功能等同于放大器,反饋電阻使放大器在輸出電壓等于輸入電壓時(shí)產(chǎn)生偏置,迫使反相器工作在線性區(qū)域,反饋電阻與反相器通常集成于芯片內(nèi)部。外接的晶振和2個(gè)電容構(gòu)成選頻回路。圖2(b)所示交流等效電路中,將反相放大器等效為受控電流源,控制電壓為反饋電壓VI,跨導(dǎo)為gm；晶振采用式(1)—式(3)給出的阻抗形式。

圖2 Pierce振蕩器

為方便后面分析負(fù)載電容對(duì)振蕩頻率及起振的影響,首先采用閉環(huán)相位分析法[16]確定Pierce振蕩器工作時(shí)的電壓、電流及阻抗關(guān)系,再結(jié)合電路工作原理給出負(fù)載電容的定義。設(shè)圖2所示的Pierce振蕩器處于穩(wěn)定振蕩狀態(tài),其振蕩頻率為fr。由反相器性質(zhì)可知,此時(shí)反相器輸出電流IS滯后其輸入電壓VI的相角為180°,然后由歐姆定律可得圖2(b)交流等效電路中相應(yīng)電壓、電流和阻抗之間的幅值與相位關(guān)系為

電壓、阻抗及電流相位關(guān)系如圖3所示。

圖3 電壓、阻抗及電流相位關(guān)系

由圖3(a)中電壓矢量關(guān)系可得反相器輸出電壓VO為

(4)

再由圖3(b)得到

1.3 負(fù)載電容對(duì)振蕩頻率的影響

在實(shí)際應(yīng)用中,如果所采用的晶振負(fù)載電容參數(shù)選擇不當(dāng),不僅無(wú)法得到晶振的標(biāo)稱頻率,而且還可能導(dǎo)致工作不穩(wěn)定,甚至導(dǎo)致電路無(wú)法正常起振。負(fù)載電容不是晶振自身參數(shù),而是振蕩電路的參數(shù)。設(shè)從圖2晶振JT兩端看進(jìn)去除晶振外的電抗為XCL,根據(jù)巴克豪森準(zhǔn)則(Barkhausen Stability Criterion)：電路若能穩(wěn)定振蕩,振蕩回路總電抗為0時(shí),才能滿足相位平衡條件[2],于是可得

Xe=XCL

(5)

由于在Pierce振蕩器中,晶振等效成電感,所以XCL必然為容抗,其對(duì)應(yīng)的電容即為負(fù)載電容,記作CL,于是由式(5)可得

(6)

可見,Xe與負(fù)載電容CL之間存在等量關(guān)系,同時(shí)依據(jù)1.1節(jié)的分析,Xe又是振蕩頻率fr的函數(shù),所以可以看出振蕩頻率與負(fù)載電容應(yīng)該存在一定的關(guān)系。

根據(jù)圖3(c)所示電流相位關(guān)系,并由基爾霍夫電流定律,可得

I1=I2cosθ-IOsinθ=

再代入式(4)可得

化簡(jiǎn)并整理得：

(7)

由式(5)、式(6)和式(7)可得

(8)

由式(8)可見,負(fù)載電容CL不僅受電路中C1、C2的影響,還受晶振工作時(shí)等效阻抗的實(shí)部Re和反相器輸出的電阻RO影響。通常Re數(shù)值遠(yuǎn)小于RO數(shù)值,從而,式(8)可以近似表示為

(9)

需要說(shuō)明的是,圖2(a)并沒有考慮分布電容的影響,在精度要求高時(shí),可以將晶振兩管腳之間的分布電容并入Co,兩管腳對(duì)地的分布電容分別并入C1、C2即可。

所以可將式(3)進(jìn)一步簡(jiǎn)化為

(10)

由式(6)和式(10)可得

(11)

同時(shí),由于在電路振蕩時(shí)有ω≈ωs,故有

(12)

由式(11)和式(12)可得

整理后電路振蕩頻率fr為

(13)

由式(13)可知,電路振蕩頻率fr不僅取決于晶振自身參數(shù),還取決于負(fù)載電容CL。盡管CL不是晶振的一部分,但晶振的標(biāo)稱頻率是廠家在晶振手冊(cè)中指定的負(fù)載電容下得到的[17]。因此,若使振蕩器工作在晶振標(biāo)稱頻率上,則必須使負(fù)載電容CL達(dá)到晶振手冊(cè)中指定的數(shù)值。

1.4 起振的影響因素

Pierce振蕩器結(jié)構(gòu)簡(jiǎn)單，性能優(yōu)異,其主要缺點(diǎn)就是所用放大器必須具有足夠高的增益,才能補(bǔ)償選頻回路產(chǎn)生的損耗。而振蕩器能否穩(wěn)定振蕩,主要取決于能量損耗的大小及放大電路的補(bǔ)償能力。在振蕩時(shí),晶振損耗由晶振等效阻抗的實(shí)部Re決定,Re代表了晶振串入到振蕩電路中的等效電阻,也被稱為等效串聯(lián)電阻,記作ESR( equivalent series resistance) 。ESR數(shù)值越大則晶振在振蕩時(shí)的損耗就越大,就越容易導(dǎo)致振蕩不穩(wěn)定甚至停振,反之ESR越小則振蕩器越容易起振。由式(2)、(11)可得,振蕩時(shí)有

又

所以可得

(14)

晶振ESR的具體數(shù)值一般由生產(chǎn)廠家給出,每個(gè)振蕩器所允許的ESR值都有一個(gè)極限最大值,如果超過(guò)這個(gè)值將導(dǎo)致振蕩不穩(wěn)定和停振[18-19]。

晶振電路是否容易起振,不僅取決于晶振ESR數(shù)值,還取決于反相放大器的跨導(dǎo)。由圖3(c)并根據(jù)基爾霍夫電流定律可得x軸方向上的電流關(guān)系

IS=IOcosθ+I2sinθ

(15)

再由圖2(b)、歐姆定律及式(14),可將式(15)表示為

整理后可得

(16)

在微處理器等數(shù)字集成電路中,通常選擇C1=C2,同時(shí)又有Re?RO,所以可以將式(16)化簡(jiǎn)后得到

gm=4×ESR×(2πf)2×(CO+CL)2

(17)

根據(jù)巴克豪森準(zhǔn)則,振蕩器在穩(wěn)定振蕩時(shí),放大器增益處于維持振蕩的最小值,所以式(17)給出的gm即為Pierce振蕩器維持穩(wěn)定振蕩所需的最小跨導(dǎo)gmc。根據(jù)Vittoz的理論,振蕩電路中反向放大器跨導(dǎo)gm必須滿足gm>gmc才滿足起振的振蕩條件,通常為保證可靠的起振,應(yīng)滿足(gm/gmc)>5[19]。在實(shí)際應(yīng)用中g(shù)m/gmc被稱為增益裕量。

晶振選型時(shí),主要依據(jù)生產(chǎn)廠家給出的晶振標(biāo)稱頻率f、CL、Co和ESR。首先要使負(fù)載電容CL達(dá)到廠家規(guī)定的數(shù)值,這樣才能獲得晶振的標(biāo)稱頻率；其次依據(jù)式(17)計(jì)算晶振所要求的反相放大器最小跨導(dǎo),最后據(jù)實(shí)際電路的反相放大器跨導(dǎo)(一般由其所在集成芯片的數(shù)據(jù)手冊(cè)給出)計(jì)算增益裕量,如果發(fā)現(xiàn)增益裕量低于5,則說(shuō)明所選晶振不利于起振,應(yīng)該選擇ESR更小或者CL更小的晶振,然后再重新判斷是否滿足起振要求。

2 實(shí)驗(yàn)設(shè)計(jì)

實(shí)驗(yàn)設(shè)計(jì)遵照工程教育專業(yè)認(rèn)證中的OBE教學(xué)理念,以學(xué)生為中心,將實(shí)際工程中的Pierce振蕩器設(shè)計(jì)融入實(shí)驗(yàn),主要從工程教育專業(yè)認(rèn)證提出的“工程知識(shí)”“問(wèn)題分析”和“探究”等3個(gè)方面的畢業(yè)要求入手,著力培養(yǎng)學(xué)生解決復(fù)雜工程問(wèn)題的能力。

2.1 課前預(yù)習(xí)

該階段主要目標(biāo)是培養(yǎng)學(xué)生自主學(xué)習(xí)并掌握相關(guān)“工程知識(shí)”的能力,具體任務(wù)為：

(1) 深入學(xué)習(xí)Pierce振蕩器工作原理,依據(jù)巴克豪森準(zhǔn)則或負(fù)阻原理分析振蕩器工作過(guò)程,并分組討論負(fù)載電容對(duì)振蕩器的影響；

(2) 從STATEK、EPSON等主流晶振生產(chǎn)廠家網(wǎng)站下載晶振數(shù)據(jù)手冊(cè),了解晶振主要參數(shù)及特性；到ST(意法半導(dǎo)體)公司網(wǎng)站下載STM32F103微處理器數(shù)據(jù)手冊(cè),了解該處理器晶振電路參數(shù),并說(shuō)明如何據(jù)此選擇滿足要求的晶振；

(3) 應(yīng)用74HC04U設(shè)計(jì)一個(gè)8 MHz的Pierce振蕩器,并給出測(cè)試負(fù)載電容對(duì)振蕩器性能影響的方法與實(shí)驗(yàn)步驟；

(4) 分析負(fù)載電容分別為6 pF和12 pF的32.768 kHz晶振對(duì)STM32F103處理器LSE時(shí)鐘性能的影響,并設(shè)計(jì)測(cè)試步驟。

2.2 課上實(shí)驗(yàn)

課上實(shí)驗(yàn)側(cè)重于培養(yǎng)學(xué)生面向工程實(shí)際的“問(wèn)題分析”能力,主要包含以下兩方面內(nèi)容：

(1) 應(yīng)用74HC04U等器件,在通信電子電路綜合實(shí)驗(yàn)箱上搭建一個(gè)8MHz的Pierce振蕩器,調(diào)節(jié)反饋電阻和負(fù)載電容,分別測(cè)試示波器探頭在×1和×10情況下的輸出波形和振蕩頻率,并詳細(xì)記錄波形與頻率變化情況；

(2) 分別測(cè)量STM32F103處理器LSE時(shí)鐘在32.768 kHz晶振負(fù)載電容為6 pF和12 pF的起振時(shí)間和振蕩頻率,測(cè)試次數(shù)不少于10次,每次測(cè)試間隔5 s以上時(shí)間,詳細(xì)記錄每次測(cè)量數(shù)據(jù)及出現(xiàn)的實(shí)驗(yàn)現(xiàn)象,特別是“偶發(fā)的”或“反常的”實(shí)驗(yàn)現(xiàn)象。

2.3 課后探究

實(shí)驗(yàn)前所掌握的工程及理論知識(shí)往往不能充分地解釋或闡明實(shí)驗(yàn)現(xiàn)象和實(shí)驗(yàn)問(wèn)題,需要學(xué)生在課后針對(duì)實(shí)驗(yàn)中出現(xiàn)的問(wèn)題、現(xiàn)象,深入探究實(shí)驗(yàn)表象后面的工程技術(shù)知識(shí)和理論問(wèn)題,并在此基礎(chǔ)上形成具有實(shí)踐意義的指導(dǎo)性原則或方法。該階段具體任務(wù)主要包含以下5個(gè)方面：

(1) 分析負(fù)載電容對(duì)振蕩頻率、起振時(shí)間和振蕩器穩(wěn)定度的影響；

(2) 結(jié)合實(shí)驗(yàn)數(shù)據(jù),分析示波器探頭×1和×10的區(qū)別及其對(duì)測(cè)試電路的影響；

(3) 分析STM32F103處理器LSE時(shí)鐘振蕩偏差的產(chǎn)生原因,以及在所選晶振負(fù)載電容為12 pF時(shí)振蕩不穩(wěn)定的原因,分析振蕩器臨界跨導(dǎo)、負(fù)載電容和串聯(lián)等效電阻對(duì)振蕩性能的影響；

(4) 總結(jié)Pierce振蕩器及數(shù)字集成芯片時(shí)鐘電路設(shè)計(jì)方法和晶振選型時(shí)的注意事項(xiàng)；

(5) 撰寫實(shí)驗(yàn)報(bào)告。

3 總結(jié)

晶振電路在通信、電子等相關(guān)工程實(shí)踐中應(yīng)用非常廣泛。本實(shí)驗(yàn)在原有晶振電路驗(yàn)證性實(shí)驗(yàn)的基礎(chǔ)上,將數(shù)字集成電路Pierce振蕩器設(shè)計(jì)中普遍存在的晶振選型、電路振蕩頻率、起振以及電路測(cè)試等工程問(wèn)題,有機(jī)地融入到整個(gè)實(shí)驗(yàn)過(guò)程,面向《工程教育認(rèn)證標(biāo)準(zhǔn)》中提出的“工程知識(shí)”“問(wèn)題分析”和“探究”等3個(gè)方面的畢業(yè)要求,著力于培養(yǎng)學(xué)生解決“復(fù)雜工程問(wèn)題”的能力。通過(guò)在實(shí)驗(yàn)中融入實(shí)際工程問(wèn)題,不僅增強(qiáng)了原有驗(yàn)證性實(shí)驗(yàn)的深度和廣度,更在實(shí)驗(yàn)中強(qiáng)化了對(duì)學(xué)生工程實(shí)踐能力的培養(yǎng),同時(shí)也對(duì)其他驗(yàn)證性實(shí)驗(yàn)的教學(xué)改革具有一定的借鑒意義。