張巖松 梁步閣 趙黨軍 楊德貴

摘 要： 通過實驗探究一種適用于超大規(guī)模集成電路（VLSI）領(lǐng)域系統(tǒng)級芯片片內(nèi)阻容（RC）振蕩器的校準(zhǔn)方法。針對集成電路內(nèi)部阻容振蕩器輸出時鐘頻率容易出現(xiàn)溫漂、工藝離散導(dǎo)致不精確等現(xiàn)象，通過改良片內(nèi)時鐘校準(zhǔn)邏輯，得出一種易于實現(xiàn)的、高效的、低成本的、可靠的方法。經(jīng)試驗驗證，該方法可以有效保證振蕩電路的輸出精度，解決工藝、溫度、電壓等改變引起振蕩器輸出頻率變化的問題。

關(guān)鍵字： 超大規(guī)模集成電路； 系統(tǒng)級芯片； 高精度校準(zhǔn)； 阻容振蕩電路； 時鐘校準(zhǔn)邏輯； 頻率變化

中圖分類號： TN784+.1?34 文獻(xiàn)標(biāo)識碼： A 文章編號： 1004?373X（2018）16?0031?04

Abstract： A calibration method of RC oscillator in SoC suitable for the field of very large scale integrated circuit （VLSI） was explored by experiment. In allusion to the phenomenon that the output clock frequency of the RC oscillator in integrated circuit is prone to temperature drift and inaccuracy caused by process indiscretion， an easy?to?implement， high?efficient， low cost and reliable method is obtained by improving the calibration logic of the on?chip clock. The test verification indicates that the method can effectively guarantee the output precision of the oscillation circuit， and solve the problem of oscillator′s output frequency variation caused by the changes of process， temperature and voltage.

Keywords： VLSI； SoC； high?precision calibration； RC oscillation circuit； clock calibration logic； frequency variation

阻容振蕩器因其頻率容易調(diào)節(jié)、元件體積小、低成本低能耗等特點被廣泛用于定時器和脈沖源中。它可以無需外部激勵信號就可以將直流信號轉(zhuǎn)化成周期性交流信號。然而，在實際應(yīng)用中阻容振蕩器會受到工藝和溫度的限制，輸出頻率可能產(chǎn)生較大的誤差。而傳統(tǒng)的阻容振蕩器僅是達(dá)到對波形進(jìn)行整形的目的，本質(zhì)上沒有提高RC振蕩器周期精度的作用。因此，一種簡單、高效的校準(zhǔn)阻容振蕩器方法顯得格外重要。

1 SoC內(nèi)置高精度RC Oscillator的校準(zhǔn)原理

圖1為RC Oscillator的校準(zhǔn)原理設(shè)計框圖，其由通過復(fù)用I/O連接的集成電路和片外基準(zhǔn)電路構(gòu)成。集成電路主要由RC振蕩電路、片內(nèi)FLASH和時鐘校準(zhǔn)邏輯電路組成。根據(jù)RC振蕩電路內(nèi)部結(jié)構(gòu)可以得出，振蕩電路的輸出時鐘clk_out的振蕩周期T與RC關(guān)系：

在R下方有R1，R2，…，RX網(wǎng)絡(luò)，可以補償電路，用于微調(diào)R的值（通過數(shù)字接口adj_byte 來實現(xiàn)微調(diào)）。片內(nèi)RC振蕩電路設(shè)置有與可微調(diào)電阻連接的第一接口，通過接口執(zhí)行代碼來控制是哪一組電阻并聯(lián)進(jìn)電路中。通過改變并聯(lián)電阻的數(shù)量和阻值來實現(xiàn)對R值的微調(diào)。由電阻并聯(lián)公式可知：

當(dāng)電路中電阻并聯(lián)的個數(shù)越多，系統(tǒng)的總阻值越?。徊⒙?lián)的阻值越大，調(diào)節(jié)幅度越小。

接口執(zhí)行代碼如下：

判斷RC值是否大于預(yù)定值，如果大于預(yù)定值，則通過調(diào)節(jié)電阻值減小時間常數(shù)：

if（（adj_cnt>16′h15f8）&&！（adj_up||adj_low））

beginadj_up<= 1′b1 ； bad_tr_en<= 1′b1 ；

adj_reg_24M<= adj_reg_24M ? 5′h1 ； end

判斷RC值是否小于預(yù)定值，如果小于預(yù)定值，則通過調(diào)節(jié)電阻值增加時間常數(shù)

else if（（adj_cnt<16′h15f8）&&?。╝dj_up||adj_low））

beginadj_low<= 1′b1 ；bad_tr_en<= 1′b1 ；

adj_reg_24M<= adj_reg_24M + 5′h1 ； end

當(dāng)RC值正好等于預(yù)定值時，無需調(diào)整

else if（（adj_cnt==16′h15f8）&&?。╝dj_up||adj_low））

beginadj_ok<= 1′b1 ； ok_tr_en<= 1′b1 ； end

當(dāng)時間常數(shù)被調(diào)高后，再次判斷是否頻率與預(yù)定頻率有偏差：

else if（adj_up）

begin if（（adj_cnt<=16′h15f8）||（！adj_reg_24M））

beginadj_ok<= 1′b1 ； ok_tr_en<= 1′b1 ；end

else if（adj_cnt>16′h15f8）

begin adj_reg_24M<= adj_reg_24M ? 5′h1 ；

bad_tr_en<= 1′b1 ；end

end

同理還有調(diào)低的判斷：

else if（adj_low）

begin if（（adj_cnt>=16′h15f8）||（&adj;_reg_24M））

beginadj_ok<= 1′b1 ； ok_tr_en<= 1′b1 ；end

else if（adj_cnt<16′h15f8）

begin adj_reg_24M<= adj_reg_24M + 5′h1 ；

bad_tr_en<= 1′b1 ；end

end

片內(nèi)時鐘校準(zhǔn)邏輯基于clk_out工作，解析RX的信息，依據(jù)其調(diào)整adj_byte的值，并通過TX反饋信息至片外。最終校準(zhǔn)后的信息被保留在圖1中所示的片內(nèi)FLASH當(dāng)中。與以往利用數(shù)字校準(zhǔn)技術(shù)對輸出頻率進(jìn)行微調(diào)的方法相比，該方法的CMOS FLASH macro具有極佳的反復(fù)操作性，因此，校準(zhǔn)的RC振蕩電路具備反復(fù)校準(zhǔn)的功能。這樣可以更好地解決溫度漂移、電壓變化等因素所引起的輸出頻率變化問題。復(fù)用I/O接口是集成電路與外界通信的端口，復(fù)用形式的I/O可以控制芯片面積，保護(hù)電路。I/O端口電路如圖2所示。

2 SoC內(nèi)置高精度RC Oscillator的校準(zhǔn)流程

2.1 外部基準(zhǔn)PC操作流程

整個校準(zhǔn)過程片外僅需所述的片外基準(zhǔn)PC輔助，無需時鐘采樣設(shè)備，可以通過RS 232端口或者USB端口跟被測IC建立物理連接。首先，外部基準(zhǔn)PC啟動校準(zhǔn)界面，完成初始化，根據(jù)設(shè)置的目標(biāo)時鐘來初始化波特率，配置串口模式為：1位起始位（0）+8位數(shù)據(jù)+1位停止位（1）的模式。等待發(fā)出校準(zhǔn)指令。以設(shè)定好的波特率發(fā)送00H，則會產(chǎn)生9 bit寬度的低電平信號。發(fā)送完成后立刻進(jìn)入收數(shù)據(jù)模式，收完1 B數(shù)據(jù)后判斷是否為AAH，為AAH則表明校準(zhǔn)完成，內(nèi)部已經(jīng)達(dá)到目標(biāo)頻率，等待確認(rèn)，并發(fā)送寫入命令。此處寫入是指將此時記錄的adj_byte寫入片內(nèi)FLASH當(dāng)中。在MPW shulte以及full mask初期需要加入等待確認(rèn)，full mask后期此處為順序執(zhí)行，即校準(zhǔn)完成后自動將adj_byte寫入到片內(nèi)FLASH當(dāng)中。發(fā)送了寫命令后，IC內(nèi)部自動將此命令翻譯為擦除+寫操作，以支持重復(fù)寫操作。如果校準(zhǔn)沒有完成，則計算是否到達(dá)掃描邊界，如果到達(dá)邊界，則表明片內(nèi)時鐘頻率無法達(dá)到設(shè)定的目標(biāo)，校準(zhǔn)已經(jīng)到達(dá)邊界。達(dá)到上邊界應(yīng)該提示將目標(biāo)頻率調(diào)低，否則，調(diào)高。調(diào)整后重新進(jìn)入收數(shù)據(jù)模式，再次校準(zhǔn)。如果沒有到達(dá)邊界，則重新發(fā)送基準(zhǔn)，重復(fù)校準(zhǔn)。最后，等待寫入完成。

2.2 片內(nèi)時鐘校準(zhǔn)邏輯操作流程

校準(zhǔn)阻容振蕩器的重點是如何簡潔、高效地銜接好內(nèi)外數(shù)據(jù)。而管理好數(shù)據(jù)的存儲、導(dǎo)出是方法的成敗所在。在adj_byte為8 bit的情況下，8 bit的校準(zhǔn)字節(jié)在一般的CMOS工藝下（例如CMOS 180 nm，110 nm）可以保障clk_out的誤差范圍控制在1%以內(nèi)。如果要求更高（例如0.1%），可以擴展adj_byte的位寬（例如12 bit）。所以要將adj_byte值減小，clk_out頻率增大。片內(nèi)時鐘校準(zhǔn)邏輯采用的是二分法自動遞進(jìn)式修正校準(zhǔn)字節(jié)adj_byte，以實現(xiàn)對片內(nèi)RC振蕩電路的內(nèi)部電阻R的微調(diào)，從而補償輸出時鐘。這樣不僅提高了效率而且比傳統(tǒng)方式更加簡潔，即外部設(shè)置數(shù)值，當(dāng)RX上升沿到來時，計數(shù)值大于目標(biāo)值，即二分法判決到下半?yún)^(qū)，否則在上半?yún)^(qū)。系統(tǒng)將校準(zhǔn)信息存儲在片內(nèi)FLASH中，片內(nèi)時鐘校準(zhǔn)邏輯從片內(nèi)FLASH中導(dǎo)出校準(zhǔn)信息到片內(nèi)時鐘校準(zhǔn)邏輯。判斷導(dǎo)出的數(shù)據(jù)信息是否有效。因為擦除后的CMOS FLASH Macro，所有空間都為FFH，讀出FFH表明此空間沒有存儲過信息，校準(zhǔn)字節(jié)也不允許為FFH；如果判斷數(shù)據(jù)為FFH，則將adj_byte 信息加載到adj_byte。判斷Date_input_IC（片內(nèi)RX）是否有下降沿到來。Uart的空閑狀態(tài)下是高電平，一旦有下降沿到來，表示有信息進(jìn)入IC。啟動計數(shù)器，用clk_out計數(shù)低電平信號的寬度。片外基準(zhǔn)PC以固定的波特率發(fā)送00H字節(jié)，因此，應(yīng)該收到9 bit寬度的低電平。判斷Date_input_IC（片內(nèi)RX）是否有上升沿到來。上升沿到來表示一個字節(jié)傳遞結(jié)束。記錄此時計數(shù)器的值，與目標(biāo)值進(jìn)行對比如果小于目標(biāo)值表明內(nèi)部頻率偏小，則將adj_byte設(shè)置為最小值00H，即clk_out此時輸出最大頻率；否則將adj_byte設(shè)置為最大值FFH，即clk_out此時輸出最小頻率。

當(dāng)輸出最大頻率時，通過片內(nèi)TX，返回錯誤字節(jié)55H。并將計數(shù)器清零，并進(jìn)入standby模式，等待Date_input_IC（片內(nèi)RX）下一次下降沿到來。啟動計數(shù)器，用更新后的clk_out重新計數(shù)低電平信號的寬度。判斷clk_out是否調(diào)整為最大頻率。如果不是則在最大頻率大于目標(biāo)頻率的前提下，進(jìn)入順序微調(diào)頻率的過程。在順序調(diào)整過程中，必然有adj_byte等于00H的條件下記錄寬度大于目標(biāo)值，因此，順序增加adj_byte就能使clk_out逐漸逼近目標(biāo)。監(jiān)測Date_input_IC（片內(nèi)RX）上升沿到來時，記錄計數(shù)器的值，一旦出現(xiàn)記錄值小于目標(biāo)值，則跳出停止校準(zhǔn)返回OK=AAH（意味著內(nèi)部頻率達(dá)到目標(biāo)）；否則將adj_byte加1，經(jīng)過微調(diào)后，再通過TX返回ERR=55H，繼續(xù)校準(zhǔn)。否則在 adj_byte等于00H的條件下，判斷內(nèi)部最大頻率是否大于目標(biāo)。如果大于則具備調(diào)整的條件，從而逐次順序微調(diào)，否則不具備調(diào)整的條件，應(yīng)該直接停止校準(zhǔn)，返回OK=AAH。

當(dāng)計數(shù)值大于目標(biāo)值時，進(jìn)入二分法的下半?yún)^(qū)，過程與上半?yún)^(qū)大致相同。校準(zhǔn)成功后，立即返回AAH。正常情況下，將導(dǎo)出的有效校準(zhǔn)信息加載到adj_byte。

3 仿真與實驗結(jié)果

本文仿真實驗利用Nc?verlog軟件編寫算法。圖3是模擬仿真時序流程圖。從圖中可以看出通過不斷的校準(zhǔn)，振蕩器的波形誤差在逐漸減小。第一次時，可以通過時序圖看見數(shù)據(jù)，因為偏差較大使數(shù)據(jù)在最后一位發(fā)生錯誤，數(shù)據(jù)0變成了1，結(jié)果變得不準(zhǔn)確。第二次，經(jīng)過校正后的數(shù)據(jù)偏差變小，雖然數(shù)據(jù)仍有偏差，但是本文方法有著很好的容錯性，數(shù)據(jù)沒有發(fā)生錯誤。經(jīng)過幾次校正后，可以看見誤差幾乎沒有，系統(tǒng)校正效果較好。校正結(jié)束后，信號寫入FLASH內(nèi)。

在實際工程應(yīng)用中，已經(jīng)成功將此方法轉(zhuǎn)換成芯片模式生產(chǎn)出來，并應(yīng)用在實際中。為測試該方法的性能，搭建芯片測試環(huán)境，如圖4所示。借助串口助手軟件將設(shè)計的電路板與軟件相連。電路板分為兩部分，接口部分與芯片部分。調(diào)節(jié)電路，進(jìn)入工作模式，在串口助手的界面中如圖5所示，輸入00，然后觀察返回的數(shù)據(jù)，當(dāng)界面出現(xiàn)AA是代表校正完成。

從圖6可以看出，校正中，頻率一直在逐步減小靠近目標(biāo)值，并在幾次之后達(dá)到AA。而從對應(yīng)的示波器顯示的波形，可以清楚的看到，頻率一直在細(xì)微的減小趨近目標(biāo)值。

4 結(jié) 論

本文設(shè)計的阻容振蕩器校準(zhǔn)方法縮短了設(shè)計周期，需求的外部輔助設(shè)備很少，且常見，并不占用IC的I/O資源，合理地降低了設(shè)計風(fēng)險，是一種易于實現(xiàn)的、很有效的RC振蕩器校準(zhǔn)方法。經(jīng)過仿真驗證和實際硬件測試均可以有效地證明該方法與以往的方法相比更加可靠高效。

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