中國電子科技集團(tuán)公司第三十八研究所 劉建峰

1.硅通孔三維互連耦合途徑及等效模型

硅通孔（Through Silicon Via,TSV）技術(shù)是一種實現(xiàn)三維集成電路的有效解決方案，其結(jié)構(gòu)是由William Shockley于1962年在一篇專利中首次提出，該技術(shù)能夠使芯片在三維方向堆疊的密度最大、芯片之間的互連線最短、外形尺寸最小，具有縮小封裝尺寸、高頻特性出色、減小傳輸延時、降低噪聲、降低芯片功耗和熱膨脹可靠性高等優(yōu)點。但是，隨著信號工作頻率越來越高、系統(tǒng)功能愈加復(fù)雜、芯片工藝節(jié)點尺寸越來越小，TSV與周圍器件的耦合噪聲成為限制三維系統(tǒng)性能提升的瓶頸。因此，研究耦合抑制方法對提高系統(tǒng)靈敏度、改善信號完整性、優(yōu)化電磁兼容性具有重要意義。

硅通孔在三維互連中的耦合途徑包含三種：TSV與TSV之間、TSV與金屬連線之間、TSV與有源器件之間，下面對此三種途徑進(jìn)行詳細(xì)介紹。

1.1 TSV與TSV之間的耦合

TSV與TSV之間的耦合關(guān)系可以用電容耦合、電阻耦合和電感耦合進(jìn)行等效分析，圖 1給出耦合等效模型，耦合強度與分布位置、分布方式以及TSV尺寸參數(shù)等相關(guān)。以5x5的TSV陣列為例，對于電容耦合和電阻耦合，除距離較近的TSV以外，其他TSV的耦合系數(shù)都很?。欢鴮τ陔姼旭詈?，耦合系數(shù)隨距離下降較慢。原因在于，電容耦合由電場線形成，而電感耦合由磁場線導(dǎo)致，電場線會被周邊的TSV金屬填充屏蔽，而磁場線不會被屏蔽。

圖1 TSV與TSV之間耦合等效模型

1.2 TSV與金屬連線之間的耦合

TSV與金屬互連線之間的耦合存在兩種情況，一種是在via-f i rst工藝下金屬連線位于TSV之上，TSV通過與之相連的金屬層與上層金屬形成縱向的耦合關(guān)系，另一種是在via-last工藝下TSV被互連線包圍，形成以橫向耦合為主的耦合模式。TSV與金屬互連線之間的耦合電容受到它們之間的距離、線寬尺寸、數(shù)量和空間分布等多種因素的影響。

圖2 不同工藝模式下TSV與金屬互連線耦合關(guān)系示意圖

1.3 TSV與有源器件之間的耦合

TSV通過具有一定電阻率的襯底將噪聲耦合到有源器件中，在某些應(yīng)用中信號的大小只有微伏量級，此時系統(tǒng)對耦合引起的開關(guān)切換噪聲非常敏感，因此，理解TSV對MOS管的影響，以保證TSV的加入不會惡化有源電路的性能至關(guān)重要。圖 3給出TSV與有源器件（MOS管）的耦合關(guān)系示意圖，一種基于常規(guī)的Bulk襯底，另一種基于SOI襯底。以65nm CMOS工藝為例，TSV上的數(shù)字脈沖會引起襯底的尖峰噪聲，尖峰噪聲對會對CMOS管的飽和電流具有6μA/μm（溝道長度）的影響，對于泄露電流具有1.2μA/μm的影響。而SOI襯底具有更好的噪聲隔離度，原因在于埋置氧化層對TSV與MOS管有源區(qū)之間的耦合起到了一定的隔離作用。

圖3 TSV與有源器件（MOS管）的耦合關(guān)系示意圖

2.耦合抑制方法國內(nèi)外研究現(xiàn)狀

近年來，國內(nèi)外針對TSV互連耦合抑制方法研究的代表性成果如下：

美國西新英格蘭大學(xué)的S.Adamshick等人在基于TSV三維集成進(jìn)行在片天線的設(shè)計[1]中，對同軸TSV和傳統(tǒng)TSV（S/G傳輸對）的隔離度進(jìn)行了研究，測試結(jié)果表明，采用同軸結(jié)構(gòu)，隔離度可以提高至少20dB以上，在20GHz左右時可以提高27dB。

挪威科技大學(xué)Hourieh Attarzadeh等人聯(lián)合喬治亞理工大學(xué)對三維IC中堆疊策略進(jìn)行了詳細(xì)的研究[2]，仿真結(jié)果表明，face-up集成策略對于耦合噪聲具有優(yōu)于face-down策略10dB的抑制度，并減小了23%的面積。

圖4 基于接地屏蔽TSV建立等效模型仿真

圖5 采用接地屏蔽TSV后耦合能量衰減仿真

日本松下公司Shinichiro Uemura等人于2012年發(fā)表了利用TSV進(jìn)行襯底噪聲隔離的成果[3]，通過采用溝槽形狀的TSV將SoC中的射頻電路包圍，測試結(jié)果表明，深槽TSV隔離技術(shù)與傳統(tǒng)的保護(hù)環(huán)、深N阱、深槽隔離相比，可以在100MHz和1GHz處分別取得30dB和40dB的隔離度提升。

IBM公司Xiaoxiong Gu和Keith Jenkins于2013年發(fā)表了SOI工藝中TSV襯底耦合噪聲的抑制方法[4]，通過增加襯底的接地連接點，可以在1GHz處獲得20dB的襯底噪聲抑制度。

韓國科學(xué)技術(shù)院（KAIST）Jaemin Lim等人于2015年發(fā)表了關(guān)于TSV與有源電路隔離方法的報道[5]，研究表明，5um寬的保護(hù)環(huán)可以降低30.4dB的相位噪聲，8根接地屏蔽TSV可以降低24dB的相位噪聲，二者結(jié)合可以降低30.7dB的相位噪聲。

中山大學(xué)Jia-Yi Wu等人聯(lián)合新加坡國立大學(xué)對三維TSV IC中襯底耦合噪聲隔離進(jìn)行了研究[6]，于2014年發(fā)表了采用P+連接點和網(wǎng)格接地平面抑制襯底耦合噪聲的研究成果，通過使用P+連接點抑制低頻噪聲、使用網(wǎng)格接地平面抑制高頻噪聲，通過簡化模型分析與HFSS仿真驗證，結(jié)果表明，在DC至50GHz之間，此種組合結(jié)構(gòu)可以實現(xiàn)60dB的噪聲抑制。

來自中科院微電子所得孟真等人對基于TSV封裝的互連結(jié)構(gòu)，進(jìn)行了差分串?dāng)_建模研究[7]，仿真表明，在10GHz～30GHz頻段內(nèi)，接地硅通孔能夠降低8dB以上的臨近硅通孔串?dāng)_。

來自北京大學(xué)微/納米制造技術(shù)國家重點實驗室Xin Sun等人，對硅基轉(zhuǎn)接板的TSV陣列耦合進(jìn)行了建模分析[8]，仿真表明，近端串?dāng)_隨距離增加而下降，在1GHz頻點，通過增加距離可以提高40dB的抑制度。

北京大學(xué)Runiu FANG等人聯(lián)合北京信息技術(shù)大學(xué)對20nm節(jié)點以上的TSV耦合噪聲進(jìn)行了建模分析[9]，仿真表明，與保護(hù)環(huán)、SOI埋氧化層相比，接地TSV陣列具有更好的噪聲抑制度，在1GHz以上頻段，5個GND TSV可以增加20dB以上的噪聲抑制。

西安電子科技大學(xué)微電子學(xué)院的Zheng Mei和Gang Dong對TSV和臨近金屬互連線之間的耦合電容進(jìn)行了等效建模[10]，結(jié)果表明，在不同場景下TSV和金屬互連線之間耦合度基本小于-60dB，說明TSV與金屬互連線之間的耦合噪聲是比較小的。

3.耦合抑制方法實例設(shè)計驗證

結(jié)合以上TSV耦合抑制方法的研究綜述，本文針對TSV與TSV之間耦合抑制方法展開實例設(shè)計?；诮拥仄帘蜹SV的耦合抑制方法，如圖4所示，在ADS中建立典型的仿真環(huán)境，接地TSV等效為電感串聯(lián)電阻后與電容并聯(lián)的網(wǎng)絡(luò)，假設(shè)干擾源為10GHz的高速采樣時鐘，考慮硅襯底厚度為100nm，TSV直徑為5um，長度為100um，TSV寄生電容為200fF，TSV之間的耦合電容為6fF，比較采用接地TSV前后，耦合噪聲能量的變化。

如圖5所示，左邊為時域波形，右邊為頻譜，由上至下分別為輸入時鐘干擾源、未加屏蔽TSV的耦合信號、加入屏蔽TSV的耦合信號。從時域觀察，未加屏蔽TSV時，信號峰峰值在200mV（耦合系數(shù)0.2），加入屏蔽TSV后，信號峰峰值為4mV（耦合系數(shù)0.04），耦合系數(shù)降低為1/50。從頻譜觀察，未加屏蔽的耦合信號頻譜最大峰值為-30dB左右，加入屏蔽TSV后的頻譜最大峰值降低為-60dB以下，即屏蔽TSV在全頻帶范圍內(nèi)實現(xiàn)了近30dB的噪聲耦合抑制。從加入屏蔽TSV后的頻譜趨勢變化來看，屏蔽TSV對頻譜兩側(cè)的噪聲抑制更高，屏蔽網(wǎng)絡(luò)具有帶通的效果，對于10GHz以下的噪聲耦合，噪聲耦合具有大于70dB的抑制效果。

4.總結(jié)

硅通孔是超越摩爾技術(shù)路線中的重要方法之一，具有極大縮短互連長度、提高集成度、支持異構(gòu)集成等優(yōu)點，硅通孔使得三維系統(tǒng)或芯片尺寸急劇減小，在提高集成度的同時也增加了系統(tǒng)內(nèi)部的耦合，多種途徑的耦合嚴(yán)重影響了信號的完整性，因此針對硅通孔三維互連的耦合抑制方法成為研究熱點。國內(nèi)外的多家研究機構(gòu)、高校、公司等對耦合抑制方法展開了研究，包括TSV與TSV、TSV與金屬連線以及TSV與有源器件的耦合建模與測試分析，提出一系列針對性的耦合抑制方法，形成了基于硅通孔三維芯片或三維系統(tǒng)的設(shè)計準(zhǔn)則。本文針對TSV與TSV之間的耦合抑制方法展開了實例設(shè)計驗證，仿真表明接地屏蔽TSV可有效抑制高速數(shù)字信號的高頻分量，有利于減小其對模擬電路的干擾，該結(jié)果可為基于TSV的三維混合信號微系統(tǒng)開發(fā)提供設(shè)計指導(dǎo)。

[1]Adamshick S,Johnson A,Moriarty K,et al.Antenna on Chip Design Utilizing 3D Integration for Mixed Signal Applications[J].

[2]Attarzadeh H,Lim S K,Ytterdal T.Stacking integration methodologies in 3D IC for 3D ultrasound image processing application:A stochastic flash ADC design case study[C].IEEE ISCAS,2015:1266-1269.

[3]Uemura S,Hiraoka Y,Kai T,et al.Isolation techniques against substrate noise coupling utilizing through silicon via(TSV)process for RF/mixed-signal SoCs[J].IEEE JSSC,2012,47(4):810-816.

[4]Gu X,Jenkins K.Mitigation of TSV-substrate noise coupling in 3-D CMOS SOI technology[C].IEEE EPEPS,2013:73-76.

[5]Lim J,Lee M,Jung D H,et al.Shielding structures for through silicon via(TSV)to active circuit noise coupling in 3D IC[C].IEEE EMC Compo,2015:248-251.

[6]Wu J Y,Zhang M S,Tan H Z,et al.Substrate noise coupling isolation using P+ contact array and grid ground plane in RF/mixedsignal 3D TSV ICs[C].IEEE EPEPS,2014:183-186.

[7]孟真,張興成,劉謀,等.TSV 封裝中互連結(jié)構(gòu)的差分串?dāng)_建模研究[J].微電子學(xué)與計算機,2017,9:001.

[8]Sun X,Zhu Y,Ma S,et al.Electrical modeling,simulation and SPICE model extraction of TSVs in Silicon Interposer[C].IEEE EPTC,2011:171-174.

[9]Fang R,Sun X,Jin Y,et al.Modeling and analysis of TSV noise coupling and suppression methods for 20nm node and beyond[C].IEEE ICEPT,2014:783-787.

[10]Zheng Mei,and Gang Dong.Analysis of Coupling Capacitance between TSV and Adjacent RDL Interconnections.2017 IEEE CPMT Symposium.