朱玉軍，鄒紹濤，張紹華，唐亞川

（零八一電子集團有限公司，成都 611731）

1 引言

信號處理是現(xiàn)代雷達的核心，實現(xiàn)目標的檢測、跟蹤、成像及目標識別，并且集成了角度解算、距離跟蹤、速度測量等功能。信號處理功能的增加及性能的提升，要求信號處理硬件模塊具備一定通用性，系統(tǒng)軟件功能可升級、可重構。FPGA+DSP是目前雷達信號處理系統(tǒng)主流的平臺架構形式。DSP除了具備FPGA的功耗低、良好環(huán)境適應性優(yōu)點外，還具備多種高速交換網絡和共享總線，可實現(xiàn)系統(tǒng)良好擴展，適合構建大帶寬、復雜流程的雷達系統(tǒng)。

TMS320C6678是TI公司高性能多核DSP，其單片集成了8個TMS320 C66xDSP 核，單核可達40GMAC 的定點計算性能和20GFLOP 的浮點運算速度。TMS320C6678還集成了包括串行RapidIO、PCI-Express、Hyperlink 等的高速接口，支持芯片到芯片和板卡之間的通信，便于多片擴展。

基于多核DSP的優(yōu)異性能，本文以TMS320C6678和Virtex-7系列FPGA為核心器件，設計基于VPX總線的通用信號處理模塊，該模塊能夠滿足各種常規(guī)體制雷達的信號處理功能需求。

2 系統(tǒng)設計

2.1 系統(tǒng)構成

本模塊采用VPX總線標準的6U尺寸設計，主處理芯片為2片TMS320C6678，1片Virtex-7系列XC7VX485T的FPGA。如下圖1（a）所示，兩片DSP之間通過PCIe、Hyperlink高速差分互聯(lián)，其中每片DSP外掛4GB的DDR3作為外部存儲，F(xiàn)PGA與DSP之間接口則包含SRIO、I2C、GPIO、EMIF、UART。板上另一片小的FPGA主要負責硬件的上電及邏輯控制。

圖1 通用信號處理模塊示意圖

整板對外接口則包括差分、單端、網口、光纖、FMC接口，F(xiàn)MC將I/O接口與載板分離，不僅簡化I/O接口模塊設計，同時最大化載卡的重復利用率。通用信號處理模塊的實物圖如上圖1（b）所示。

2.2 電源、時鐘設計

良好的電源設計是整個系統(tǒng)能正常穩(wěn)定工作的關鍵，必須滿足系統(tǒng)功耗要求，并且需要提供一定的功耗余量。整個電源系統(tǒng)VPX的+12V提供，然后根據需要通過DC—DC轉換分別給FMC，F(xiàn)PGA及DSP提供相應的電源，電源系統(tǒng)設計如下圖2（a）所示。DSP嚴格的上電順序要求，通過FPGA進行控制。

圖2 電源、時鐘系統(tǒng)設計

本系統(tǒng)中FPGA與DSP結構復雜，功能強大，對時鐘的要求也非常高，不僅種類多而且精度高。本模塊中采用TI公司的CDCM6208頻率合成器實現(xiàn)系統(tǒng)的時鐘解決方案，其實現(xiàn)框圖如上圖2（b）所示。

2.3 接口設計

基于標準化，通用化的設計思想，為滿足多個產品的需求。在對外接口的設計上，背板采用了VPX架構，可進行功能的擴展。前面板設計了兩片F(xiàn)MC子卡接口，可作為AD，DA的數(shù)據輸入輸出或其它功能的擴展。同時，該板卡還支持光纖通信，千兆以太網通信。

FMC 接口將載卡與子卡物理分離，通過靈活的引腳分配，最大限度地減少設計的精力和資源，能夠提高效率，進而在設計重復利用性，兼容性、穩(wěn)定性方面帶來諸多顯著優(yōu)勢。例如，當前端的AD采樣速率根據應用場景發(fā)生了變化，由40MHz變到80MHz時，可以采用定制的內部板設計或者直接采購商用成品（COTS）ADC子卡并對 FPGA 設計略作調整即可，這就極大的提高了載板的通用性。

3 工程應用

3.1 連續(xù)波雷達信號處理

在LFMCW雷達中，利用本振信號與回波信號混頻得到差拍信號，信號處理對經過放大濾波后的差拍信號進行AD采樣，并作FFT頻譜分析，通過回波時延與差拍頻率的線性關系得映射到距離向，并通過MTD進行雜波抑制及信號積累，再經過CFAR檢測得到目標信息，最后進行角度解算，并將點跡信息送后續(xù)數(shù)據處理。下圖3信號處理分系統(tǒng)的處理原理框圖，A/D模塊由FMC子卡接入，采樣率可靈活調整。FPGA中主要完成低通濾波及FFT頻譜分析功能，DSP實現(xiàn)慢時間維的多普勒處理并做角度解算。

3.2 單脈沖雷達信號處理

單脈沖雷達信號處理主要完成對中頻回波信號進行采樣、數(shù)字下變頻、脈沖壓縮、MTD、恒虛警處理、目標信號的后處理等工作，其信號處理流程如下圖4（a）所示。A/D變換由FMC子卡實現(xiàn)，數(shù)字下變頻功能映射到FPGA中，DSP中則完成后續(xù)的脈壓、MTD及CFAR處理。

圖3 LFMCW雷達信號處理原理框圖

圖4 單脈沖雷達信號處理

當目標為行人，其信噪比SNR=-12 dB，雜噪比CNR=14 dB，初始距離為9.8km，速度為0.5m/s，加速度為0.3m/s2，波形為時寬54us，帶寬15MHz線性調頻，經過信號處理后結果為上圖4（b）。

4 結束語

本文以TI公司的多核DSP芯片TMS320C6678，Xilinx公司的高性能Virtex-7系列FPGA設計了一款多核DSP通用信號處理模塊，并采用FMC接口接入子卡形式，具備較強的靈活性。多核DSP與高性能、大容量FPGA便于系統(tǒng)功能升級優(yōu)化，具備一定通用性，基本可滿足常規(guī)體制雷達的信號處理功能及性能需求。通過筆者單位實際產品的工程應用，驗證了其通用性，未來還將在更廣的范圍進行推廣。

[1] 劉文政.多核DSP TMS320C6678的電源設計，艦船電子對抗，2015（10）.

[2] 鄧豹.TI6678多核DSP時鐘電路的設計與實現(xiàn)，航空計算技術，2015（11）.

[3] 盧建章，劉洋.TMS320C6678多核DSP的HyperLink應用，微型機與應用，2017（2）.