田 雪,倪 明,施華君,凌幸華

(中國(guó)電子科技集團(tuán)公司第三十二所,上海 201808)

目前,發(fā)展天地一體化、搶占天基網(wǎng)絡(luò)化信息競(jìng)爭(zhēng)制高點(diǎn)成為各大國(guó)的又一次戰(zhàn)略機(jī)遇.天地一體化信息網(wǎng)絡(luò)是以天基傳輸網(wǎng)絡(luò)、地面?zhèn)鬏斁W(wǎng)絡(luò)和天基信息服務(wù)為核心構(gòu)成的網(wǎng)絡(luò),其中載荷技術(shù)是天基網(wǎng)絡(luò)中研究重點(diǎn)之一[1-2].然而,目前我國(guó)衛(wèi)星的數(shù)據(jù)處理能力差,衛(wèi)星與衛(wèi)星之間無(wú)法通信和協(xié)同工作,針對(duì)上述需要以及為實(shí)現(xiàn)星上獨(dú)立實(shí)時(shí)存儲(chǔ)、處理和傳輸數(shù)據(jù)的能力,提出了天基網(wǎng)絡(luò)化通用服務(wù)平臺(tái)的概念.天基網(wǎng)絡(luò)化通用服務(wù)平臺(tái)以“標(biāo)準(zhǔn)化、模塊化、軟件化”設(shè)計(jì)理念為指導(dǎo),采用低成本、商業(yè)貨架式產(chǎn)品,可兼容現(xiàn)役衛(wèi)星平臺(tái),以板卡的形式安裝在目標(biāo)衛(wèi)星上,具有自主運(yùn)行和管理的能力,以及智能化的狀態(tài)信息獲取、儲(chǔ)存、處理和分發(fā)能力,達(dá)到對(duì)空間資產(chǎn)的實(shí)時(shí)管控、空間資源的高效利用[3].

1 功能與對(duì)外關(guān)系

1.1 主要功能

(1)信息采集:具備信息采集能力,可連接衛(wèi)星平臺(tái)星務(wù)系統(tǒng)和載荷管控系統(tǒng),獲取平臺(tái)及載荷的狀態(tài)監(jiān)控信息.

(2)組網(wǎng)聯(lián)通:具備自組網(wǎng)能力,可接入天基網(wǎng)絡(luò)管理分中心,支持專題信息發(fā)送和管控信息接收.

(3)處理與存儲(chǔ):具備信息處理和存儲(chǔ)能力,支持狀態(tài)監(jiān)控、管理控制和任務(wù)規(guī)劃等計(jì)算需求,未來(lái)根據(jù)應(yīng)用需求可支持載荷管控及星務(wù)計(jì)算等能力.

(4)管理控制與任務(wù)規(guī)劃:具備對(duì)宿主星的管理控制能力,接收天基網(wǎng)絡(luò)管理分中心的任務(wù)指令,生成任務(wù)規(guī)劃信息并執(zhí)行運(yùn)行管控.

1.2 對(duì)外關(guān)系

如圖1所示,天基網(wǎng)絡(luò)化通用服務(wù)平臺(tái)兼容現(xiàn)有衛(wèi)星平臺(tái)與載荷,具有網(wǎng)絡(luò)、處理、存儲(chǔ)能力,可連接載荷管控計(jì)算機(jī)和星務(wù)計(jì)算機(jī)獲取狀態(tài)控制信息并能與其協(xié)同處理,提供面向天基物聯(lián)網(wǎng)應(yīng)用的互聯(lián)互通、智能感知、按需服務(wù)等能力.

圖1 對(duì)外關(guān)系

2 初步方案設(shè)計(jì)

2.1 硬件架構(gòu)

硬件架構(gòu)如圖2所示,服務(wù)平臺(tái)主要由存儲(chǔ)模塊、通用處理模塊、網(wǎng)絡(luò)通信模塊、接口匹配模塊組成,針對(duì)接口兼容需求,提供基于軟件定義的方法設(shè)計(jì)擴(kuò)展接口.

圖2 硬件架構(gòu)

通用服務(wù)平臺(tái)硬件模塊:

(1)網(wǎng)絡(luò)通信模塊:提供衛(wèi)星平臺(tái)、空間站等天基資源的互聯(lián)、互通.

(2)通用處理模塊:基于低功耗的通用處理器進(jìn)行設(shè)計(jì),提供高性能的處理、計(jì)算能力.

(3)存儲(chǔ)模塊:基于Flash存儲(chǔ)陣列進(jìn)行設(shè)計(jì),具備單粒子翻轉(zhuǎn)檢測(cè)控制能力.

(4)接口匹配模塊:根據(jù)天基電子系統(tǒng)接口需求,靈活擴(kuò)展通信接口.

為實(shí)現(xiàn)所需功能,需要外接Flash和DDR3器件,以及在芯片的可編程邏輯(PL)部分設(shè)計(jì)所需的接口總線,最終設(shè)計(jì)成一個(gè)3U的VPX模塊,基本的硬件模塊原理圖如圖3所示.

2.2 芯片選型

天基網(wǎng)絡(luò)化通用服務(wù)平臺(tái)是面向應(yīng)用、技術(shù)密集、高度集成化的一個(gè)硬件模塊,選用低電壓、高主頻、低功耗、微封裝的ARM和FPGA才能夠滿足本系統(tǒng)功能和性能指標(biāo)需求.基于高集成度通用芯片設(shè)計(jì),完成微小衛(wèi)星中低軌應(yīng)用.因此,在該硬件設(shè)計(jì)中,芯片選用Xilinx的ZYNQ-7000系列開(kāi)發(fā)板進(jìn)行搭建和實(shí)現(xiàn)的,ZYNQ-7000分離了處理器和FPGA系統(tǒng),搭載的雙核ARM A9處理器同時(shí)結(jié)合了工程上最新的28 nm工藝制程的可編程邏輯器件,使其相較之前的FPGA,占用空間更小,靜態(tài)功耗降低多達(dá)50%,系統(tǒng)性能提升多達(dá)50%,容量提升2倍.同時(shí),采用ARM和FPGA結(jié)合的方式,既具備了ARM的操作系統(tǒng)可嵌入性,又具備了FPGA的接口可拓展性.因此,相較于單FPGA結(jié)構(gòu),ARM+FPGA的異構(gòu)結(jié)構(gòu)具有更高的性能.這樣的結(jié)構(gòu)也為在星上發(fā)展異構(gòu)加速提供了基礎(chǔ),例如異構(gòu)多核SoC實(shí)現(xiàn)對(duì)SAR雷達(dá)信號(hào)的處理[4].ZYNQ-7000芯片內(nèi)部模塊如圖4所示.

與傳統(tǒng)CPU+FPGA的雙芯片結(jié)構(gòu)不同,ZYNQ-7000是一個(gè)以處理器為中心的器件,它將處理器和可編程邏輯集成到一個(gè)芯片內(nèi),每款器件都是基于處理器的系統(tǒng),能夠通過(guò)可訪問(wèn)的可編程邏輯重設(shè)時(shí)即可啟動(dòng)操作系統(tǒng)[5].系統(tǒng)架構(gòu)師和嵌入式軟件開(kāi)發(fā)人員可以通過(guò)串行 (基于 ARM處理器)和并行 (基于FPGA)處理相結(jié)合的方式,滿足各種日趨復(fù)雜的高性能應(yīng)用需求,同時(shí)可以利用其高度集成的優(yōu)勢(shì)大大降低成本和功耗,并縮小產(chǎn)品尺寸.這樣異構(gòu)的結(jié)構(gòu)使得該平臺(tái)在實(shí)現(xiàn)計(jì)算、存儲(chǔ)以及通信功能后易于實(shí)現(xiàn)為載荷計(jì)算提供協(xié)同處理的能力.

圖3 硬件模塊原理圖

3 存儲(chǔ)模塊

(1)Flash存儲(chǔ)器,在沒(méi)有電流供應(yīng)的條件下也能夠長(zhǎng)久地保存數(shù)據(jù),其存儲(chǔ)特性相當(dāng)于硬盤,這項(xiàng)特性使得Flash成為各類便攜式數(shù)字設(shè)備的存儲(chǔ)介質(zhì)[6].

Zynq-7000中具有的靜態(tài)存儲(chǔ)控制器可以作為NAND Flash控制器.NAND Flash接口模式如下:

1)ONFI標(biāo)準(zhǔn)1.0.

2)可連接高達(dá)1 GB的設(shè)備.

3)單一片選有8/16-bit的IO寬度.

4)具有16-word讀寫(xiě)數(shù)據(jù)的FIFO.

5)具有8-word命令的FIFO.

6)可編程IO循環(huán)時(shí)間.

7)具有軟件協(xié)助的1-bit ECC.

8)具有異步存儲(chǔ)操作模式[7].

(2)DDR3存儲(chǔ)器,屬于SDRAM,具有8 bit的預(yù)取設(shè)計(jì),采用點(diǎn)對(duì)點(diǎn)的拓?fù)浼軜?gòu),以減輕地址/命令與控制總線的負(fù)擔(dān);采用100 nm一下的生產(chǎn)工藝,將工作電壓降至1.5 V,增加異步重置與ZQ校準(zhǔn)功能[8].

Zynq-7000中具有動(dòng)態(tài)存儲(chǔ)控制器可以作為DDR3控制器.多協(xié)議的DDR存儲(chǔ)控制器可以被配置成提供16-bit或32-bit寬度的通道連接到一個(gè)單一等級(jí)配置的8-bit、16-bit或32-bit DRAM存儲(chǔ)器的1 GB地址空間.ECC在16-bit總線模式下被支持.該DDR存儲(chǔ)控制器是多端口且使得處理系統(tǒng)(PS)和可編程邏輯(PL)通過(guò)共享通道訪問(wèn)一個(gè)共同的內(nèi)存,因此DDR控制器具有四個(gè)AXI從端口來(lái)實(shí)現(xiàn)該目的.

1)一個(gè)64-bit端口通過(guò)二級(jí)高速緩存控制器用于ARM CPU.

2)兩個(gè)64-bit端口用于PL.

3)一個(gè)64-bit AXI端口通過(guò)中央互聯(lián)被所有其他AXI主端口共享[7].

為滿足指標(biāo)要求即存儲(chǔ)能力不小于2 GB,選用MT41K512M16器件2片,這是因?yàn)镸T41K512M16為16-bit DDR3,有行數(shù)64 K、列數(shù)1 K和8個(gè)bank,所以一個(gè)MT41K512M16的內(nèi)存容量為512 M*2 Byte=1 GB,故為達(dá)到2 GB的容量要求,需要有2個(gè)MT41K512M16.

圖4 芯片內(nèi)部模塊圖

4 接口匹配模塊

SoC芯片采用的是Xilinx的Zynq-7000內(nèi)部集成了接口匹配模塊所需的CAN總線、PCI總線、LVDS、RS-422以及千兆以太網(wǎng).由于要實(shí)現(xiàn)接口的兼容,實(shí)現(xiàn)通用性,所以根據(jù)軟件的需求,還要實(shí)現(xiàn)1553B以及RapidIO總線接口,下面介紹MIL-STD-1553B總線在FPGA上的設(shè)計(jì)實(shí)現(xiàn),主要實(shí)現(xiàn)總線控制器(BT)到遠(yuǎn)程終端(RT)的數(shù)據(jù)傳輸.

MIL-STD-1553B總線:美國(guó)軍用標(biāo)準(zhǔn),是現(xiàn)代航天電子系統(tǒng)廣泛應(yīng)用的通信總線,其數(shù)據(jù)傳輸速率可達(dá)到1 Mbps,抗干擾能力強(qiáng),實(shí)時(shí)性好,主要用于電子系統(tǒng)內(nèi)部的時(shí)分、指令/應(yīng)答和多路傳輸.通過(guò)1553B總線可連接多達(dá)32個(gè)子系統(tǒng)(RT終端),完成各子系統(tǒng)的通信和數(shù)據(jù)交換[9].通常對(duì)于1553B總線接口的設(shè)計(jì)一般基于DDC公司的61580協(xié)議芯片完成,但只能完成協(xié)議處理部分,應(yīng)用時(shí)還需要外圍的存儲(chǔ)器和微處理器等輔助芯片,導(dǎo)致成本高,功耗大,占用PCB面積大,故為了實(shí)現(xiàn)項(xiàng)目目標(biāo)的小型化和低功耗,我們采用Zynq-7000中可編程邏輯(PL)部分實(shí)現(xiàn)整個(gè)接口核心的設(shè)計(jì).

總線接口包括隔離變壓器、模擬收發(fā)器、曼徹斯特編解碼器和協(xié)議處理邏輯三大模塊.其中,隔離變壓器和模擬收發(fā)器完成FPGA輸出信號(hào)與總線信號(hào)之間的電平轉(zhuǎn)換,可由專用轉(zhuǎn)換芯片完成,而曼徹斯特編解碼器和1553B協(xié)議處理邏輯是接口的主要組成部分,完成數(shù)據(jù)編解碼和協(xié)議處理,通過(guò)Zynq-7000中可編程邏輯(PL)部分實(shí)現(xiàn)[10].

1553B總線信號(hào)進(jìn)入接口板后,首先通過(guò)隔離變壓器進(jìn)行電平轉(zhuǎn)換,使之匹配后面收發(fā)器的工作電壓.收發(fā)器再把電平轉(zhuǎn)化后1553B差分信號(hào)轉(zhuǎn)化為可識(shí)別的TTL電平[11],之后進(jìn)入Zynq-7000中可編程邏輯(PL)部分完成相應(yīng)處理.原理圖如圖5所示.

圖5 1553B原理圖

4.1 曼徹斯特編解碼模塊設(shè)計(jì)

4.1.1 1553B總線數(shù)據(jù)格式

1553B總線上的數(shù)據(jù)是以消息的形式調(diào)制成曼徹斯特II碼在進(jìn)行傳輸?shù)?每條消息的長(zhǎng)度最長(zhǎng)為32個(gè)字,所有的字分為三類:命令字,數(shù)據(jù)字和狀態(tài)字.字的長(zhǎng)度為20位,每個(gè)字的前3位是該字的同步字頭,之后的16位是有效信息位,最后的1位是奇偶校驗(yàn)位,采用奇校驗(yàn).其中,只有有效信息位和奇偶校驗(yàn)位在總線上是以曼徹斯特碼的形式傳輸?shù)?傳輸碼率位1 MHz,即傳輸一位用時(shí)1 μs.同步字頭占3位,其中命令字和狀態(tài)字是1.5 μs的高電平和1.5 μs的低電平,數(shù)據(jù)字是1.5 μs的低電平和1.5 μs的高電平[12].

4.1.2 編碼模塊設(shè)計(jì)

編碼模塊主要是對(duì)待發(fā)送的消息字進(jìn)行曼徹斯特編碼,之后再對(duì)其并串轉(zhuǎn)換然后發(fā)送.由于在曼徹斯特編碼中,每位數(shù)據(jù)中間都有一個(gè)跳變沿,邏輯‘1’編碼表示為先高后低,邏輯‘0’編碼表示為先低后高,所以在發(fā)送數(shù)據(jù)時(shí)需要將每位數(shù)據(jù)分成兩位.為了滿足1553B總線速率為1 Mb/s的要求,要使編碼后的每一位數(shù)據(jù)占0.5 μs,因此編碼模塊需要使用2MHz時(shí)鐘來(lái)完成數(shù)據(jù)的編碼與發(fā)送.其工作過(guò)程為:

(1)同步字頭編碼,若待發(fā)送的消息字為命令字或狀態(tài)字,則同步字頭編碼為“111000”,若為數(shù)據(jù)字,則編碼為“000111”;

(2)對(duì)16位數(shù)據(jù)位和奇偶校驗(yàn)位進(jìn)行編碼,將邏輯‘1’編碼為“10”,邏輯‘0’編碼為“01”;

(3)最后將并行的消息字進(jìn)行串行轉(zhuǎn)換,由低到高進(jìn)行輸出.

關(guān)鍵Verilog代碼如下:

4.1.3 解碼模塊設(shè)計(jì)

解碼模塊主要是對(duì)接收到的數(shù)據(jù)進(jìn)行曼徹斯特解碼,之后在對(duì)其進(jìn)行串并轉(zhuǎn)換.解碼模塊接收數(shù)據(jù)首先收到同步頭,解碼模塊采用8 MHz的時(shí)鐘,故在檢測(cè)連續(xù)收到 12 個(gè)‘0’和 12 個(gè)‘1’或 12 個(gè)‘1’和 12 個(gè)‘0’時(shí),就表示已經(jīng)收到了有效的同步字頭,可以進(jìn)行之后的數(shù)據(jù)接收.

對(duì)于同步字頭之后的數(shù)據(jù)接收解碼,由于解碼時(shí)鐘采用8 MHz且總線上數(shù)據(jù)傳輸速率為1 Mb/s,故對(duì)接受到的數(shù)據(jù)每8位采一次樣.由于接收到的每個(gè)數(shù)據(jù)占8位,所以如果采樣在前4位,則解碼后數(shù)據(jù)值就為本次采樣數(shù)據(jù);如果采樣在后4位,則解碼后數(shù)據(jù)值為本次采樣數(shù)據(jù)取反.在對(duì)接收到的數(shù)據(jù)完成解碼后,將數(shù)據(jù)并行輸出.

關(guān)鍵Verilog代碼如下:

4.2 BC發(fā)送模塊設(shè)計(jì)

在BC模式下,每一個(gè)BC消息塊中的第一個(gè)字都是BC控制字,它不在總線上傳輸,而是包含所有BC發(fā)送數(shù)據(jù)所需要的信息.控制字之后就是BC所要發(fā)送的命令字給要接收的RT,然后是BC要發(fā)送的數(shù)據(jù)字,之后BC等待RT返回的狀態(tài)字.

在這里我使用了狀態(tài)機(jī)進(jìn)行BC發(fā)送模塊任務(wù)的編寫(xiě),工作流程如下文.

(1)在空閑狀態(tài)下,當(dāng)RT接收開(kāi)始的信號(hào)有效,進(jìn)入一個(gè)延時(shí)狀態(tài),為了之后加入檢錯(cuò)重傳提供方便.

(2)之后狀態(tài)機(jī)進(jìn)入命令字發(fā)送狀態(tài),這里將命令字?jǐn)?shù)據(jù)賦給曼徹斯特編碼模塊進(jìn)行編碼和發(fā)送,判斷發(fā)送結(jié)束標(biāo)志,結(jié)束則進(jìn)入數(shù)據(jù)字發(fā)送狀態(tài),未結(jié)束則重新跳轉(zhuǎn)到該狀態(tài)繼續(xù)發(fā)送命令字直到結(jié)束.

(3)在數(shù)據(jù)字發(fā)送模塊下,同樣將要發(fā)送的數(shù)據(jù)字賦給曼徹斯特編碼模塊進(jìn)行編碼和發(fā)送,這里要判斷發(fā)送指定數(shù)據(jù)字的個(gè)數(shù)是否完成,若完成則進(jìn)入等待狀態(tài)字的狀態(tài),未完成則重新進(jìn)入該狀態(tài)繼續(xù)發(fā)送下一個(gè)指定的數(shù)據(jù)字直到完成.

(4)數(shù)據(jù)字發(fā)送完成后開(kāi)始等待遠(yuǎn)程終端返回的狀態(tài)字,當(dāng)檢測(cè)到有數(shù)據(jù)返回時(shí),開(kāi)始進(jìn)行曼徹斯特解碼,最后得到狀態(tài)字.

該模塊使用狀態(tài)機(jī)進(jìn)行代碼編寫(xiě),狀態(tài)轉(zhuǎn)換圖如圖6所示.

圖6 狀態(tài)轉(zhuǎn)換圖

4.3 設(shè)計(jì)仿真

根據(jù)上述設(shè)計(jì)方案,編寫(xiě)了相應(yīng)模塊的Verilog代碼,仿真實(shí)現(xiàn)BC向RT發(fā)送數(shù)據(jù)的功能,一共發(fā)送6個(gè)數(shù)據(jù)字,采用ModelSim仿真軟件,仿真結(jié)果如圖7所示.

5 結(jié)論與展望

本文提出了一個(gè)天基網(wǎng)絡(luò)化通用服務(wù)平臺(tái)的設(shè)計(jì)概念,主要介紹了其硬件的設(shè)計(jì)方法,同時(shí)為了實(shí)現(xiàn)對(duì)接口的兼容性,介紹1553B總線控制器在Zynq-7000開(kāi)發(fā)板中的PL部分的設(shè)計(jì),實(shí)現(xiàn)了曼徹斯特編解碼,并完成其中總線控制器向遠(yuǎn)程終端發(fā)送數(shù)據(jù)的相關(guān)模塊基本功能,但對(duì)于天基網(wǎng)絡(luò)化通用服務(wù)平臺(tái)的最終實(shí)現(xiàn),還有很長(zhǎng)一條路要走.為滿足平臺(tái)接口的兼容性,下一步要完善1553B總線的其他模式功能以及RapidIO在FPGA中的實(shí)現(xiàn),完成平臺(tái)的硬件設(shè)計(jì).天基網(wǎng)絡(luò)化通用服務(wù)平臺(tái)的提出,對(duì)未來(lái)我國(guó)實(shí)現(xiàn)天基信息港以及天地一體化的航天互聯(lián)網(wǎng)構(gòu)想奠定了重要的基礎(chǔ)以及關(guān)鍵技術(shù)的突破[13,14].

圖7 仿真結(jié)果圖

1 孫晨華.天基傳輸網(wǎng)絡(luò)和天地一體化信息網(wǎng)絡(luò)發(fā)展現(xiàn)狀與問(wèn)題思考.無(wú)線電工程,2017,47(1):1–6.

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