范君健，吳國東，王志軍，朱嫣霞，張 沖，紀(jì) 錄

(中北大學(xué) 機(jī)電工程學(xué)院， 太原 030051)

【基礎(chǔ)研究】

基于FPGA+STM32的多通道數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

范君健，吳國東，王志軍，朱嫣霞，張 沖，紀(jì) 錄

(中北大學(xué) 機(jī)電工程學(xué)院， 太原 030051)

針對(duì)武器測試系統(tǒng)中數(shù)據(jù)采集的高速與實(shí)時(shí)性要求，提出了一種基于FPGA+ARM的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)方案。該數(shù)據(jù)采集系統(tǒng)采用FPGA+STM32的協(xié)處理器+主控制器方案設(shè)計(jì)多通道模擬量采集模塊，利用FPGA靈活的邏輯可操作性設(shè)計(jì)實(shí)現(xiàn)多通道數(shù)據(jù)的同步采集，同時(shí)設(shè)計(jì)FIR數(shù)字濾波器以提高采集數(shù)據(jù)的可用性，利用STM32豐富的外設(shè)功能和數(shù)據(jù)處理能力，加入SD卡、USB接口以及以太網(wǎng)接口，用于數(shù)據(jù)的存儲(chǔ)與導(dǎo)出。對(duì)主要模塊進(jìn)行仿真與測試，驗(yàn)證了該方案的可行性。

數(shù)據(jù)采集；FPGA；FIR濾波；FSMC；以太網(wǎng)

隨著數(shù)字電子技術(shù)的飛速發(fā)展，高精度多通道的數(shù)據(jù)采集系統(tǒng)已經(jīng)在測量測控領(lǐng)域占據(jù)了主要地位，被廣泛的應(yīng)用于工業(yè)、民生和軍事等的各個(gè)領(lǐng)域，測量項(xiàng)目主要為觀測電壓和電流、溫濕度與功率功耗等，后期用于數(shù)據(jù)的分析、系統(tǒng)的改善等[1]。現(xiàn)階段單獨(dú)基于FPGA和ARM的采集板很多，但將兩者作為主協(xié)處理器配合完成采集、分析、計(jì)算和通訊的系統(tǒng)很少，在此提出一種基于FPGA和STM32的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)方案，其中FPGA負(fù)責(zé)多通道數(shù)據(jù)的同步采集與緩存，STM32負(fù)責(zé)數(shù)據(jù)處理、存儲(chǔ)以及和上位機(jī)的通信傳輸。在系統(tǒng)總體方案的基礎(chǔ)上，進(jìn)一步討論STM32與FPGA的通信接口、FIR濾波器的設(shè)計(jì)、數(shù)據(jù)緩存、以太網(wǎng)通訊等關(guān)鍵部分。該系統(tǒng)能夠完成對(duì)多路信號(hào)的實(shí)時(shí)采集，具有高速信號(hào)處理與數(shù)據(jù)傳輸?shù)哪芰Α?/p>

1 系統(tǒng)總體設(shè)計(jì)

該設(shè)計(jì)中使用的FPGA采用Altera公司CycloneIV E系列的EP4CE10F17I7N，ARM芯片采用ST公司的STM32F407系列，STM32與FPGA通過FSMC(Flexible Static Memory Controller，可變靜態(tài)存儲(chǔ)控制器)接口連接，并加入256Mb的SDRAM作為數(shù)據(jù)緩沖器。選擇AD7606作為AD轉(zhuǎn)換芯片，該芯片是一款完全集成的多通道數(shù)據(jù)采集解決方案[2]，有8路同步采樣輸入，內(nèi)置16位、雙極性ADC，所有通道轉(zhuǎn)換速度均達(dá)到200ksps，并提供過采樣功能，且AD7606提供高速串行接口、并行接口和并行字節(jié)接口，方便與FPGA直接連接[3]。設(shè)計(jì)RS232串口方便與工控機(jī)進(jìn)行數(shù)據(jù)交換，選用USB3300芯片設(shè)計(jì)USB2.0接口用于數(shù)據(jù)導(dǎo)出，選用W5500設(shè)計(jì)以太網(wǎng)接口，以便通過上位機(jī)進(jìn)行系統(tǒng)設(shè)置與數(shù)據(jù)實(shí)時(shí)傳輸，系統(tǒng)的總體設(shè)計(jì)結(jié)構(gòu)框圖如圖1所示。

圖1 系統(tǒng)總體設(shè)計(jì)結(jié)構(gòu)

該高速多通道同步數(shù)據(jù)采集系統(tǒng)具有如下的功能特點(diǎn)：

1) 通過以太網(wǎng)或RS232接口可直接與上位機(jī)控制終端通訊，及時(shí)完成測試現(xiàn)場的數(shù)據(jù)采集與傳輸，并實(shí)現(xiàn)對(duì)數(shù)據(jù)采集終端的控制；

2) FPGA系統(tǒng)設(shè)計(jì)了異步FIFO與SDRAM，支持信號(hào)的長時(shí)間連續(xù)采集；

3) 支持?jǐn)?shù)據(jù)的移動(dòng)與遠(yuǎn)程存儲(chǔ)，采集數(shù)據(jù)可通過存儲(chǔ)卡或者網(wǎng)絡(luò)進(jìn)行存取[4]。

2 系統(tǒng)硬件結(jié)構(gòu)設(shè)計(jì)

該系統(tǒng)由模擬數(shù)據(jù)采集、數(shù)據(jù)緩存、數(shù)據(jù)通訊、電源及系統(tǒng)時(shí)鐘同步等幾大模塊組成，對(duì)其中關(guān)鍵的FIR濾波器設(shè)計(jì)、FPGA與STM32通訊的FSMC接口設(shè)計(jì)做詳細(xì)的闡述。

2.1 FSMC接口電路設(shè)計(jì)

FSMC是STM32系列采用的一種新型的存儲(chǔ)器擴(kuò)展技術(shù)，支持不同的外部存儲(chǔ)器類型，其中包括多種類型的靜態(tài)存儲(chǔ)器[5]，因此，可將FPGA當(dāng)作STM32F407的外部SRAM來配置，通過擴(kuò)展出的數(shù)據(jù)/地址/控制三總線來實(shí)現(xiàn)操作，這樣既能保證較快的操作速度，又具有很高的靈活性[6]。接口硬件連接原理圖如圖2。

圖2 STM32與FPGA連接原理圖

將FPGA直接掛載到STM32的FSMC總線上，F(xiàn)SMC提供了4個(gè)Bank用于連接不同的外部存儲(chǔ)器，F(xiàn)SMC_NE1為Bank1第一區(qū)的片選信號(hào)，F(xiàn)SMC_WR和FAMC_RD分別為接口讀寫信號(hào)，根據(jù)設(shè)計(jì)的數(shù)據(jù)要求，設(shè)計(jì)數(shù)據(jù)位寬16位，地址位寬10位，將數(shù)據(jù)線D[15:0]，地址線A[25:16]連接到FPGA的I/O端口，這樣FPGA就作為STM32的外設(shè)接入，通過存儲(chǔ)器讀寫指令訪問FPGA。

在FPGA的數(shù)據(jù)接口設(shè)計(jì)當(dāng)中數(shù)據(jù)采集與FSMC總線的數(shù)據(jù)傳輸處于不同的時(shí)鐘域，而數(shù)據(jù)在不同時(shí)鐘域之間傳遞，容易產(chǎn)生亞穩(wěn)態(tài)[7]。通過IP核設(shè)計(jì)異步FIFO用于數(shù)據(jù)的緩存與傳輸，采用兩個(gè)時(shí)鐘信號(hào)來控制其讀寫操作，分別為寫時(shí)鐘(wrclk)和讀時(shí)鐘(rdclk)。FIFO的模塊簡圖如圖3所示。其中異步FIFO模塊包括8個(gè)端口，別為數(shù)據(jù)輸入(data[15:0])、寫請(qǐng)求(wrreq)、寫時(shí)鐘(wrclk)、讀請(qǐng)求(rdreq)、讀時(shí)鐘(rdclk)、緩沖器滿信號(hào)(wrfull)、緩沖器空信號(hào)(rdempty)、數(shù)據(jù)輸出(q[15:0])。

圖3 異步FIFO的模塊簡圖

2.2 數(shù)字濾波器設(shè)計(jì)

在模擬信號(hào)采集電路當(dāng)中，由于環(huán)境噪聲與電源噪聲的存在，其不可避免的會(huì)引入ADC芯片進(jìn)行模數(shù)轉(zhuǎn)換，這些噪聲在數(shù)字系統(tǒng)的運(yùn)算當(dāng)中可能會(huì)被放大，從而影響測量精度，因此在FPGA內(nèi)部創(chuàng)建數(shù)字濾波器，以進(jìn)一步提高信噪比。

相比于完全依靠電阻、電容、晶體管等電子元件組成的模擬濾波器，數(shù)字濾波器具有更高精度、更高信噪比、無可比擬的可靠性等優(yōu)點(diǎn)，雖然在其搭建過程當(dāng)中工作量大、調(diào)試設(shè)計(jì)復(fù)雜，但其換來的靈活性與可擴(kuò)展性可大大降低硬件電路板的設(shè)計(jì)及制作成本[8]。有限脈沖響應(yīng)(Finite Impulse Response, FIR)濾波器由于其具有良好的線性相位和極高的穩(wěn)定性，在數(shù)字信號(hào)處理領(lǐng)域得到了極為廣泛的應(yīng)用[8]。N階FIR濾波器的輸出y(n)可表示為輸入序列x(n)與單位取樣響應(yīng)h(n)的線性卷積，如函數(shù)式(1)所示：

(1)

每一次的輸出要完成N次的乘法和N-1次的加法，當(dāng)階數(shù)N較大時(shí)，系統(tǒng)延遲會(huì)很大。

根據(jù)AD7606數(shù)據(jù)傳輸速度，設(shè)計(jì)低通線性相位FIR濾波器截止頻率為250 kHz，階數(shù)為31(濾波器長度32)，采樣頻率1 MHz，量化系數(shù)為16比特。為提高設(shè)計(jì)效率和系統(tǒng)可靠性，首先通過Matlab設(shè)計(jì)出濾波器系數(shù)，而后將其導(dǎo)入到Quartus II的FIR IP核當(dāng)中，直接生成FIR濾波器模塊。為獲得更高的運(yùn)算速度，選擇全并行分布式算法結(jié)構(gòu)[9]，F(xiàn)IR濾波器系數(shù)如表1所示，F(xiàn)IR濾波器系數(shù)量化前后頻譜圖如圖4。

表1 FIR濾波器1～16階系數(shù)

采用Matlab軟件仿真出具有白噪聲特性的輸入信號(hào)，以及由150 kHz和350 kHz單頻信號(hào)疊加的輸入信號(hào)，進(jìn)而仿真測試數(shù)據(jù)經(jīng)濾波器濾波后的輸出數(shù)據(jù)，以便和FPGA設(shè)計(jì)實(shí)現(xiàn)后的結(jié)果進(jìn)行比較。Maltab仿真的信號(hào)濾波前后頻譜如圖5。

圖5 Matlab仿真的信號(hào)濾波前后的頻譜圖

在FPGA設(shè)計(jì)完成后，將仿真的輸入信號(hào)作為ModelSim的激勵(lì)源，生成經(jīng)FPGA濾波器的輸出信號(hào)，對(duì)輸出信號(hào)數(shù)據(jù)進(jìn)行時(shí)域及頻域分析，如圖6(a)和圖6(b)所示。

從圖6(a)可以看出，F(xiàn)PGA實(shí)現(xiàn)的濾波器輸入、輸出頻譜與Matlab直接仿真的結(jié)果相同。從圖6(b)可以看出，濾波后的白噪聲在時(shí)域上的變化趨勢明顯緩和，即濾除了高頻分量，濾波后的合成單頻信號(hào)已形成規(guī)則的頻率為150 kHz的信號(hào)。因此，從仿真結(jié)果看，該濾波器的FPGA實(shí)現(xiàn)滿足設(shè)計(jì)要求。

2.3 AD控制模塊

AD控制模塊用來完成AD7606數(shù)據(jù)采集時(shí)序的控制，為確保時(shí)序的準(zhǔn)確性和連續(xù)性，采用狀態(tài)機(jī)的方式來實(shí)現(xiàn)。將兩個(gè)CONVST引腳連在一起，以保證采集數(shù)據(jù)的實(shí)時(shí)性與同步性，設(shè)置AD7606為通道同步采樣模式，此公用CONVST的上升沿啟動(dòng)對(duì)所有模擬通道的同步采樣，AD7606的同步采樣時(shí)序圖(并行模式)如圖7所示。

AD采樣控制使用Verilog語言來描述，使用SignalTap II邏輯分析儀對(duì)控制時(shí)序進(jìn)行驗(yàn)證，如圖9所示，通道1和通道2分別為測量的2.5 V參考電壓與3.3 V電源電壓，可以看到AD控制器的時(shí)序與芯片參考手冊(cè)提供的時(shí)序圖相符，完成對(duì)模擬信號(hào)的采集。

圖6 FPGA仿真的信號(hào)濾波前后的頻譜圖(a)和時(shí)域波形(b)

圖7 AD7606通道同步采樣時(shí)序圖

圖9 AD控制模塊時(shí)序分析

3 系統(tǒng)軟件流程設(shè)計(jì)

STM32作為系統(tǒng)的控制核心，主要負(fù)責(zé)FSMC接口驅(qū)動(dòng)，采集數(shù)據(jù)的存儲(chǔ)、實(shí)時(shí)顯示，數(shù)據(jù)統(tǒng)計(jì)以及發(fā)送給FPGA的控制指令及參數(shù)設(shè)置等。STM32控制軟件的流程如圖10所示。

3.1 FSMC接口程序設(shè)計(jì)

在該設(shè)計(jì)中將FPGA通過FSMC接口映射為NOR控制器管理下的Bank1中的一段內(nèi)存，起始地址為0x60000000。FPGA中的FIFO負(fù)責(zé)對(duì)采集數(shù)據(jù)的緩存，接收來自STM32的讀寫使能信號(hào)，復(fù)位信號(hào)，并且向STM32返回空、滿信號(hào)。讀寫使能信號(hào)需要設(shè)置地址建立時(shí)間(ADDSET)、數(shù)據(jù)建立時(shí)間(DATAST)和地址保持時(shí)間(ADDHLD)。該系統(tǒng)采用FSMC的模式1進(jìn)行異步讀寫操作，允許讀寫使用不同的時(shí)序，模式1的寫操作時(shí)序如圖11所示。

圖10 STM32軟件設(shè)計(jì)流程

圖11 FSMC模式1寫操作時(shí)序

STM32的IO時(shí)鐘設(shè)置為100 MHz，根據(jù)圖11，設(shè)置寫使能電平有效時(shí)間為FIFO時(shí)鐘周期的兩倍。FIFO滿信號(hào)有效時(shí)，F(xiàn)SMC從FIFO讀取數(shù)據(jù)，等待FIFO數(shù)據(jù)被讀取，滿信號(hào)無效后再次啟動(dòng)FIFO寫命令。FIFO空信號(hào)有效時(shí)，F(xiàn)SMC停止從FIFO讀取數(shù)據(jù)，直到空信號(hào)無效時(shí)啟動(dòng)FIFO讀命令。

3.2 USB接口程序設(shè)計(jì)

在眾多的USB設(shè)備類型中，HID類是Windows完全支持的第一批設(shè)備類型，它是為一些人工的輸入輸出設(shè)備而設(shè)計(jì)的，連接到計(jì)算機(jī)的USB設(shè)備幾乎都包含HID類，用于信號(hào)控制[10]。

在該設(shè)計(jì)中利用ST公司的STM32系列USB固件庫(STM32_USB-FS-Device_lib庫)完成下位機(jī)HID類程序的開發(fā)。一個(gè)典型的USB包括外圍硬件(hardware)、USB固件庫和用戶層(User application)，USB固件庫分為硬件驅(qū)動(dòng)層和應(yīng)用接口層，其中硬件驅(qū)動(dòng)層管理USB的硬件設(shè)備和USB標(biāo)準(zhǔn)協(xié)議的直接交互，它又由Low Layer和Medium Layer兩個(gè)層組成；而應(yīng)用接口層又叫做High Layer層，它在固件庫核和應(yīng)用提供一個(gè)完整的接口。

STM32的USB程序主要包含三個(gè)部分：USB控制器初始化、主機(jī)請(qǐng)求響應(yīng)和通訊數(shù)據(jù)收發(fā)。其中USB控制初始化包括端點(diǎn)的使能、中斷方式、數(shù)據(jù)緩存設(shè)置等；至少需要響應(yīng)獲取描述符、設(shè)置地址、設(shè)置配置、設(shè)置閑置四種請(qǐng)求；通訊數(shù)據(jù)收發(fā)主要是以中斷的方式向數(shù)據(jù)緩沖區(qū)讀寫數(shù)據(jù)。該設(shè)計(jì)根據(jù)ST公司提供的Custom_HID例程修改而來。

3.3 以太網(wǎng)接口設(shè)計(jì)

數(shù)據(jù)采集系統(tǒng)中加入W5500嵌入式以太網(wǎng)控制器，STM32通過SPI接口與之連接。W5500集成了TCP/IP協(xié)議棧，即芯片本身集成了網(wǎng)絡(luò)層和傳輸層的相關(guān)協(xié)議，在軟件的設(shè)計(jì)中只需要對(duì)芯片的相關(guān)協(xié)議參數(shù)進(jìn)行初始化配置就可以實(shí)現(xiàn)以太網(wǎng)的數(shù)據(jù)收發(fā)[12]。使用W5500的軟件設(shè)計(jì)流程圖如圖12。

圖12 W5500軟件設(shè)計(jì)流程

具體的初始化內(nèi)容包括以下幾個(gè)部分：

1) 配置本機(jī)MAC地址、網(wǎng)關(guān)地址、子網(wǎng)掩碼和本機(jī)IP地址寄存器，配置目標(biāo)主機(jī)IP地址寄存器；

2) 設(shè)置發(fā)送緩沖區(qū)和接收緩沖區(qū)的大??；

3) 設(shè)置重復(fù)發(fā)送超時(shí)寄存器和重復(fù)發(fā)送計(jì)數(shù)寄存器。

芯片初始化完成后檢查網(wǎng)關(guān)服務(wù)器進(jìn)行Socket設(shè)置，在數(shù)據(jù)的收發(fā)處理上采取條件發(fā)送中斷接收的策略，在收發(fā)后重新檢查網(wǎng)關(guān)服務(wù)器進(jìn)行Socket設(shè)計(jì)，如此循環(huán)。

4 結(jié)論

本系統(tǒng)很好的結(jié)合了FPGA可編程邏輯器件和STM32控制器的優(yōu)點(diǎn)，利用FPGA靈活的邏輯可操控性，有效地解決了數(shù)據(jù)采集的高速與實(shí)時(shí)性問題，同時(shí)利用STM32的FSMC接口和外設(shè)端口，極大的方便了數(shù)據(jù)的處理與高速傳輸，驗(yàn)證了該設(shè)計(jì)方案的可行性。簡化了采用單一處理器的數(shù)據(jù)采集系統(tǒng)軟件設(shè)計(jì)的復(fù)雜程度，縮短了開發(fā)周期。同時(shí)該系統(tǒng)保留了很大的可擴(kuò)展性，有著廣闊的應(yīng)用前景和參考價(jià)值。

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DesignofMulti-ChannelDataAcquisitionSystemBasedonFPGAandSTM32

FAN Junjian, WU Guodong, WANG Zhijun, ZHU Yanxia, ZHANG Chong, JI Lu

(College of Mechatronic Engineering, North University of China, Taiyuan 030051, China)

Aiming athigh speed and real-time requirements for data acquisition in weapon testing systems, this paper presents a design scheme of data acquisition system based on FPGA+STM32. The data acquisition system uses FPGA+STM32 coprocessor and main controller program design multi-channel analog acquisition module. Realization of multi-channel data acquisition by FPGA flexible logic operability design, while the FIR digital filter is designed to improve the availability of data. Using STM32 rich peripheral functions and data processing capabilities, add the SD card USB interface and ethernet interface, for data storage and export. The simulation and testing of the main modules are carried out to verify the feasibility of the scheme.

DAQ; FPGA; FIR filter; FSMC; Ethernet

2017-09-20；

2017-10-15

國家自然科學(xué)基金資助項(xiàng)目(11572291);山西省研究生聯(lián)合培養(yǎng)基地人才培養(yǎng)資助項(xiàng)目(20160033)

范君健(1993—)，男，碩士研究生，主要從事彈藥、武器系統(tǒng)相關(guān)測試研究。

10.11809/scbgxb2017.12.061

本文引用格式：范君健，吳國東，王志軍，等.基于FPGA+STM32的多通道數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)[J].兵器裝備工程學(xué)報(bào)，2017(12):281-286.

formatFAN Junjian, WU Guodong, WANG Zhijun, et al.Design of Multi-Channel Data Acquisition System Based on FPGA and STM32[J].Journal of Ordnance Equipment Engineering,2017(12):281-286.

TP274.2

A

2096-2304(2017)12-0281-06

(責(zé)任編輯楊繼森)