高國平，黃登華

（中國電子科技集團公司第五十八研究所，江蘇 無錫 214072）

深亞微米SOI工藝的輸出結(jié)構(gòu)ESD研究

高國平，黃登華

（中國電子科技集團公司第五十八研究所，江蘇 無錫 214072）

SOI（Silicon-On-Insulator）是一種在未來很有競爭優(yōu)勢的工藝技術(shù)，但由于其與體硅工藝結(jié)構(gòu)上的不同，給其ESD設(shè)計帶來了額外的挑戰(zhàn)。通過串聯(lián)的NMOS管來提高輸出管的觸發(fā)電壓，以提升輸出緩沖器的ESD能力。

SOI；ESD；輸出緩沖器

1 引言

SOI（Silicon-On-Insulator）是一種在未來很有競爭優(yōu)勢的工藝技術(shù)，具有消除了Latch-Up、減小了寄生結(jié)電容等優(yōu)點，但由于其與體硅工藝結(jié)構(gòu)上的不同，給其ESD設(shè)計帶來了額外的挑戰(zhàn)。本文主要關(guān)注深亞微米部分耗盡型SOI工藝中輸出緩沖器（Output Buffer）的ESD能力提高問題。

SOI（Silicon-On-Insulator）技術(shù)指的是在絕緣層上形成具有一定厚度的單晶半導體硅薄膜層的材料制備技術(shù)及在薄膜層上制造半導體器件的工藝技術(shù)。該技術(shù)可以實現(xiàn)完全的介質(zhì)隔離，與用P-N結(jié)隔離的體硅器件相比，具有無閂鎖、高速度、低功耗、集成度高、耐高溫、耐輻射等優(yōu)點[1]。根據(jù)SOI硅膜厚度可以將SOI器件分為厚膜器件和薄膜器件。對于厚膜SOI器件而言，當SOI硅膜厚度大于兩倍的最大耗盡寬度時，被稱為部分耗盡器件；對于薄膜SOI器件，當硅膜的厚度小于最大耗盡寬度時，稱為全耗盡器件。

在SOI技術(shù)中，器件被制作在頂層很薄的硅膜中，器件與襯底之間由一層埋氧化層隔開。正是這種結(jié)構(gòu)使得SOI/MOS器件具有功耗低等眾多優(yōu)點，比傳統(tǒng)的體硅MOS工藝相比，更適合于高性能的ULSI和VLSI電路。

2 NMOS器件的ESD能力

從ESD保護分析，由于SOI工藝MOS器件在埋氧化層上方形成，與體硅相比，減小了器件的散熱體積，所以器件的ESD保護能力大大減弱，尤其是輸出NMOS。

目前國際上對SOI工藝電路的ESD保護多采用兩種方式：（1）利用柵控二極管進行ESD保護，主要使用柵控二極管的正向?qū)ㄌ匦?；?）采用動態(tài)開啟的MOS管，主要使用MOS管和寄生柵控二極管同時導通。以上兩種方式很難滿足輸入/輸出端口多樣的需求。

圖1 體硅與SOI NMOS器件在正HBM ESD應(yīng)力下的ESD失效電壓比較示意圖

圖2 體硅與SOI NMOS器件在負HBM ESD應(yīng)力下的ESD失效電壓比較示意圖

圖1 、2是國外文獻[1]關(guān)于SOI NMOS器件與體硅NMOS器件抗ESD水平的對照結(jié)果。在同一硅襯底材料上，利用特殊處理方法制造的兩個尺寸和版圖布局設(shè)計完全相同的SOI NMOS器件和體硅NMOS器件，兩者在HBM正、負ESD應(yīng)力下失效電壓進行對比，SOI器件對ESD的承受能力遠小于體硅器件，因此SOI電路的ESD能力已成為提高SOI電路可靠性的最大技術(shù)瓶頸之一。

本單位研發(fā)的一種0.18 μm SOI CMOS工藝設(shè)計的GGNMOS ESD結(jié)構(gòu)，見圖3。該工藝的硅膜厚度約為235 nm，接觸孔到柵的距離（DCG）是2 μm。正向HBM模式下的抗ESD能力很差，沒有通過100 V，其原因分析為SOI工藝散熱性不如體硅，導致大量熱量積累在P阱中。試驗結(jié)果見表1。在正向ESD打擊試驗中，GGNMOS的ESD能力并未隨著總器件寬度的增加而增加，因而在體硅工藝中常用于提高ESD能力的方法不能使用在SOI工藝中。

硅膜厚度是SOI工藝設(shè)計的一個關(guān)鍵參數(shù)[1]。在相同的功耗下，隨著硅膜厚度的減小，由于散熱能力的下降，硅的溫度增加。更嚴重的問題是，薄的硅膜帶來了更大的電阻和更高的電流密度，最終導致越薄的硅膜器件的ESD能力越低。圖4是SOI工藝的硅膜厚度和ESD失效電壓的關(guān)系示意圖。

圖3 GGNMOS的剖面圖和電路圖

表1 GGNMOS ESD應(yīng)力測試結(jié)果

圖4 SOI工藝硅膜厚度和ESD失效電壓的關(guān)系示意圖

3 常規(guī)的輸出結(jié)構(gòu)

常規(guī)的輸出結(jié)構(gòu)見圖5[2]。輸出端口電壓VIO在人體模型ESD打擊時可用式（1）表示：

其中，Vdiode-on是二極管的導通電壓（約1 V），Vclamp-on是電源與地之間的PowerClamp的導通電壓（約0.5V），RESD是ESD路徑上的導通電阻，可表示為：

其中，Rdiode是二極管的導通電阻，Rvdd是二極管和最近的Power Clamp之間的金屬導線的電阻，Rclamp是Power Clamp的導通電阻。Rvdd需要保持盡可能?。ㄐ∮?1 Ω）。

一個ESD結(jié)構(gòu)的健壯性可表示為：

Vcrit表示I/O端口上最脆弱的地方。在輸出結(jié)構(gòu)中，最脆弱的通常是NMOS管的寄生NPN的觸發(fā)電壓Vt1。在圖5中為了提高輸出的健壯性，增加了電阻Rs，限制在NMOS管兩端的電壓。

圖5 常規(guī)的輸出結(jié)構(gòu)圖

4 ESD優(yōu)化后的輸出結(jié)構(gòu)

一款使用深亞微米PD-SOI工藝設(shè)計的電路的輸出采用了圖5的輸出結(jié)構(gòu)，未加電阻RS。在ESD2000V正脈沖打擊時，輸出NMOS管失效，輸出結(jié)構(gòu)版圖和失效EMMI照片見圖6。其中柵控二極管的擊穿電壓在10 V左右，PMOS、NMOS管的源漏擊穿在12 V左右。柵控二極管的面積為1200 μm2。

圖6 常規(guī)輸出結(jié)構(gòu)版圖和失效EMMI照片

通過以上分析，為了進一步提高輸出端口的健壯性，可以進一步提高Vcrit，即NMOS管寄生NPN的觸發(fā)電壓，采用圖7的方式可把式（3）進一步表示為：

圖7 ESD優(yōu)化后的輸出結(jié)構(gòu)圖

經(jīng)過ESD優(yōu)化后的輸出結(jié)構(gòu)，經(jīng)試驗驗證，原本1500 V耐受的ESD能力提高到了3000 V。

表2 ESD優(yōu)化前后的ESD測試結(jié)果

5 總結(jié)

本文介紹了SOI工藝的優(yōu)勢及其帶來的ESD設(shè)計上的挑戰(zhàn)，通過試驗數(shù)據(jù)證實了SOI工藝中NMOS管的脆弱性。通過對常規(guī)輸出結(jié)構(gòu)的分析，利用SOI工藝的特點提出了一種提高輸出端口ESD能力的新方法。經(jīng)驗證，該方法可以達到提高輸出端口ESD能力的效果，并已成功應(yīng)用于產(chǎn)品的ESD設(shè)計中。

[1]黃如，張國艷，李映雪，張興.SOI CMOS技術(shù)及其應(yīng)用[M].北京：科學出版社，2005.

[2]Mansun Chan,Selina S Yuen,Zhi-Jian Ma,Kelvin Y Hui,Ping K Ko,Chenming Hu.ESD Reliability and Protection Schemes in SOI CMOS Output Buffers[J].IEEE TRANSACTIONS ON ELECTRON DEVICES,1995,42(10).

[3]S Mitra,R Gauthier,A Salman,C Putnam,S Beebe,R Halbach,C Seguin.I/O Architecture for Improved ESD Protection In Deep Sub-Micron SOI Technologies[C].2006 IEEE International SOI Conference Proceedings.

Improved ESD Characteristics of Output Buffer in Deep Sub-Micron SOI Technology

GAO Guoping,HUANG Denghua
（China Electronics Technology Group Corporation No.58 Research Institute,Wuxi 214072,China）

Silicon-on-insulator(SOI)is a potential high-performance technology due to its inherent structural advantage over bulk Silicon-based technology.However,the structural differences create additional challenges for providing ESD protection in SOI devices.The paper utilizes SOI's structural advantage of series NMOS to improve ESDcharacteristicsofoutputbuffer.

SOI;ESD;outputbuffer

TN406

A

1681-1070（2017）12-0045-03

2017-08-11

高國平（1979—），男，浙江嘉善人，本科，現(xiàn)在中國電子科技集團公司第五十八研究所從事各類接口電路設(shè)計和可靠性研究工作。