王鴻超，耿常青，王 龍，童文鋒

(1.中國人民解放軍空軍航空大學(xué) 信息對抗系，吉林 長春 130022; 2.中國人民解放軍94691部隊，福建 龍巖 366200)

高脈沖密度雷達(dá)信號處理系統(tǒng)設(shè)計*

王鴻超1，耿常青1，王 龍1，童文鋒2

(1.中國人民解放軍空軍航空大學(xué) 信息對抗系，吉林 長春130022;2.中國人民解放軍94691部隊，福建 龍巖366200)

隨著雷達(dá)系統(tǒng)的不斷升級，電磁空間當(dāng)中的信號密度也在不斷增加。為了不斷適應(yīng)電磁環(huán)境，滿足對高脈沖密度雷達(dá)信號處理的要求，設(shè)計了一套基于TITMS320C6678芯片和Xilinx的XC7VX485T芯片的多DSP+FPGA架構(gòu)的信號處理系統(tǒng)。本系統(tǒng)的核心在于設(shè)計實現(xiàn)了較為合理的數(shù)據(jù)預(yù)處理流程，并通過具體的硬件電路實現(xiàn)。該信號處理板是一種符合VPX標(biāo)準(zhǔn)，可工作于機載、車載或其他惡劣條件下的特種設(shè)備，通過預(yù)處理設(shè)計，有效提高了系統(tǒng)的處理能力。

高脈沖密度；預(yù)處理；現(xiàn)場可編程門陣列；到達(dá)角

0 引言

隨著雷達(dá)系統(tǒng)的不斷升級，對信號處理系統(tǒng)的運算處理速度、數(shù)據(jù)帶寬和傳輸速率等要求也不斷提高[1-2]。已有的信號處理系統(tǒng)由多個功能模塊組合而成，集成度普遍不高，而且數(shù)據(jù)處理能力相對較弱，設(shè)備體積龐大，不能夠滿足現(xiàn)代信號處理的需求。而基于VPX標(biāo)準(zhǔn)的信號處理平臺能夠集高密度計算與高速數(shù)據(jù)傳輸于一體，實現(xiàn)強大的信號處理及數(shù)據(jù)交換能力[3]，同時明顯縮小了設(shè)備體積，能夠滿足特種設(shè)備需求。

針對此，本文結(jié)合某信號處理系統(tǒng)科研項目，設(shè)計了符合VPX標(biāo)準(zhǔn)的信號處理系統(tǒng)。本系統(tǒng)以多核DSP芯片TMS320C6678為核心處理器，利用多核DSP與FPGA構(gòu)建的串行高速數(shù)據(jù)接口(Serial Rapid Input/Output, SRIO)完成大數(shù)據(jù)量交換。在DSP芯片內(nèi)完成信號處理后將計算結(jié)果經(jīng)由SRIO與PCIE (Periph-eral Component Interconnect Express)轉(zhuǎn)換模塊直接上傳到上位機，在上位機端進行結(jié)果的實時顯示。上位機端通過PCIE監(jiān)控各模塊運行狀態(tài)，進行健康管理以及計算資源動態(tài)調(diào)整。本系統(tǒng)是一個通用的數(shù)字信號處理平臺，系統(tǒng)集成度高，運算能力強，結(jié)構(gòu)靈活。其中，預(yù)處理模塊和控制模塊的設(shè)計，進一步提升了系統(tǒng)的處理能力。

1 系統(tǒng)總體設(shè)計

信號處理系統(tǒng)的電路總體設(shè)計基于多DSP+FPGA架構(gòu)，系統(tǒng)總體設(shè)計框圖如圖1所示。從功能上看，系統(tǒng)可分為DSP模塊、FPGA模塊、SRIO數(shù)據(jù)交換模塊、PCIE模塊、AD轉(zhuǎn)換模塊以及包括各電平轉(zhuǎn)換模塊、電源、時鐘和控制邏輯等在內(nèi)的輔助電路，在必要的驅(qū)動程序和板內(nèi)控制邏輯配合下，形成一個完整的、一體化的數(shù)字系統(tǒng)硬件平臺。其中，DSP模塊、FPGA模塊、SRIO數(shù)據(jù)交換模塊構(gòu)成了系統(tǒng)的核心處理板。本系統(tǒng)中，DSP采用主從模式工作，采用Hyperlink進行通信。DSP之間形成JTAG(Joint Test Action Group)菊花鏈，連接到J30J-31調(diào)試接口上[4]。核心處理板內(nèi)部設(shè)計有大吞吐量的SRIO通信機制。通過在上位機中設(shè)計的SRIO與PCIE轉(zhuǎn)換模塊，可實現(xiàn)上位機對多塊核心處理板的控制以及二者的數(shù)據(jù)通信。

圖1 系統(tǒng)總體設(shè)計框圖

2 實現(xiàn)方案

2.1器件選型

圖2 預(yù)處理過程

本系統(tǒng)中，SRIO交換芯片選用Tsi578，其支持80 Gb/s的聚合帶寬。Tsi578系列交換機具有極強的伸縮性，使其在聯(lián)網(wǎng)、無線與視頻基礎(chǔ)架構(gòu)領(lǐng)域得到了廣泛的應(yīng)用[5-6]。Tsi578可靈活地支援多達(dá)8個4x模式或者16個1x模式的埠，交換機的埠與埠之間相互獨立，可支持多種速度、寬度配置，這也就意味著可用較低的成本開發(fā)出功能強大、性能卓越的系統(tǒng)。DSP選用德州儀器(TI) 最新推出的TMS320C6678[7]數(shù)字信號處理器。C66xx系列數(shù)字信號處理器是目前具有最高定/浮點運算能力的新一代數(shù)字信號處理器。TI C66xx系列多核DSP結(jié)合了之前C64xx與C67xx的優(yōu)點，單核最高主頻可達(dá)1.4 GHz[8]。FPGA芯片選用Xilinx公司的Virtex-7 XC7VX485T[9]。Virtex7系列芯片是Xilinx公司2014年初推出的新一代可編程器件產(chǎn)品，是Xilinx在通用28 nm架構(gòu)上構(gòu)建的三大系列之一，與前代產(chǎn)品相比，能夠以低于一半的功耗實現(xiàn)兩倍左右的性價比，Kintex7 XC7VX485T的主要性能指標(biāo)見表1。

表1 Virtex7 XC7VX485T的主要性能指標(biāo)

2.2預(yù)處理設(shè)計

現(xiàn)有的信號處理算法對信號的樣本存在著諸如信號完整性高、信號可進行周期積累等需求，而且工程化實現(xiàn)難度較大。但是，復(fù)雜的戰(zhàn)場電磁環(huán)境又對信號處理提出了實時性、準(zhǔn)確性的要求?；诖?，本系統(tǒng)重點對信號處理系統(tǒng)的預(yù)處理過程進行了設(shè)計。預(yù)處理過程如圖2所示。

2.2.1依DOA分層處理

在戰(zhàn)場電磁環(huán)境中，敵我雙方作戰(zhàn)平臺一般情況下不會處于同一高度，DOA的測量是基于方位分量進行解算的，其測量示意圖如圖3所示。α即為DOA，a,b兩條曲線示意其可能的運動路徑。

考慮一種普遍情況：t0時刻，以我方偵察平臺為原點建立直角坐標(biāo)系，確保敵方作戰(zhàn)平臺處于第一象限內(nèi)，由于在第一象限內(nèi)，sinα的單調(diào)性與α相一致，便于思考和討論。此時刻DOA的大小α可以用sin(α)來表示：

(1)

式中，(x1,y1)表示此時刻敵方作戰(zhàn)平臺的所在位置?？紤]此時刻以我方偵察平臺建立參考系，可得在任何時刻都可以建立如式(1)的表征關(guān)系。對式(11)分別求一次偏導(dǎo)數(shù)可得：

圖3 DOA示意圖

(2)

從式(2)可以得出，在(x1,y1)均為0時，兩個偏導(dǎo)數(shù)為0，此時，不符合其物理意義。設(shè)敵方作戰(zhàn)平臺再次照射的時刻為t1，此時敵我雙方的戰(zhàn)場態(tài)勢如圖4所示。在實際的戰(zhàn)場電磁空間中，我方偵察平臺會盡可能遠(yuǎn)離敵方作戰(zhàn)平臺。那么t1時刻有以下方程成立：

(3)

Δαmax=α′-α=

(4)

而對反正弦函數(shù)的特性進行分析可知，反正弦函數(shù)是一個單調(diào)遞增的函數(shù)，且隨著自變量的增大，函數(shù)增長越緩慢。圖4所示的極限情況是DOA變化最大的情況。

(5)

無論是機械雷達(dá)還是電掃描雷達(dá)，其信號的重訪時間都小于1 s[10-11]。遠(yuǎn)距離偵察平臺的防御能力差，飛行速度低，故一般情況下，偵察平臺的偵收距離應(yīng)位于敵方的中遠(yuǎn)程防空導(dǎo)彈射程外。以典型的中程空空導(dǎo)彈射程及殲擊機巡航速度為參考，此時DOA的最大變化僅約為0.77°。但考慮到偵察平臺的測角誤差δs，也為了保證盡可能覆蓋住偵測目標(biāo)，同時節(jié)約系統(tǒng)資源消耗，在本信號處理系統(tǒng)設(shè)計中確定DOA的初始劃分間隔為20°。

圖4 敵我雙方戰(zhàn)場態(tài)勢

2.2.2依RF分層處理

在戰(zhàn)場電磁環(huán)境中，多種用頻設(shè)備共存，電磁信號相互交織，各種頻率成分的信號共同組成了現(xiàn)代戰(zhàn)場電磁環(huán)境。正是由于信號多樣化，才對現(xiàn)代信號處理系統(tǒng)提出了更為嚴(yán)峻的挑戰(zhàn)?？紤]到一種作戰(zhàn)平臺上不止一種用頻設(shè)備或者集群編隊的情況，對DOA分層處理后的數(shù)據(jù)依照RF進行二次分層。

雷達(dá)的工作波段基本是以現(xiàn)行的雷達(dá)波段劃分的。為此，本級預(yù)處理的初始閾值均按照各雷達(dá)波段范圍展寬1 GHz進行設(shè)計，覆蓋了50 MHz～40 GHz的頻率范圍。預(yù)處理完成后的PDW流按照不同的閾值分配不同的邏輯通道，發(fā)送給DSP進行后續(xù)處理。

2.3控制設(shè)計

預(yù)處理過程參照了信道化的思路進行設(shè)計，雖然達(dá)到了稀釋脈沖的目的，但是由于各個邏輯通道的數(shù)據(jù)相互交疊，給后續(xù)的處理結(jié)果上報增加了一定的處理難度。為此，待信號處理完成后，需要調(diào)整各個邏輯通道的輸入數(shù)據(jù)調(diào)整，以獲取最高的運行效率。控制流程如圖5所示。

圖5 控制流程

控制模式分為人工和自動兩種。在人工模式下，可以人為地篩選關(guān)注目標(biāo)，從而調(diào)整兩級分層處理閾值，優(yōu)化計算資源分配，進行詳細(xì)觀察和管理，同時可以剔除部分無關(guān)頻率信號，進一步提升系統(tǒng)效率。在自動模式下，系統(tǒng)根據(jù)初步分選結(jié)果對兩級分層處理閾值進行調(diào)整，依據(jù)威脅度等級對運算資源加以調(diào)度，提高對未知信號的關(guān)注度，兼顧系統(tǒng)的實時性與準(zhǔn)確性。在兩種模式下，系統(tǒng)都會實時監(jiān)測DSP的運行狀態(tài)，協(xié)調(diào)DSP的運算資源使用。

3 測試與分析

本系統(tǒng)的FPGA程序在Xilinx公司提供的FPGA開發(fā)環(huán)境Vivado 2016.3下使用Verilog 語言進行編程，將關(guān)鍵的預(yù)處理模塊進行了封裝，將預(yù)處理模塊的內(nèi)部工作時鐘約束到250 MHz ，進行綜合實現(xiàn)，布局布線的結(jié)果表明系統(tǒng)能夠滿足250 MHz時鐘的時序要求，但是預(yù)處理模塊需要對數(shù)據(jù)進行整理，消耗了大量的存儲資源，具體資源消耗見表2。

表2 資源消耗情況

本文使用模擬雷達(dá)信號對系統(tǒng)進行了性能測試，測試信號包含常規(guī)信號和脈內(nèi)調(diào)制信號以及通信信號。測試結(jié)果如表3所示。

表3 性能測試結(jié)果

從表2和表3可知，系統(tǒng)對高脈沖密度的雷達(dá)信號具有較強的處理能力，實時性較高。相對來說，脈內(nèi)調(diào)制信號對系統(tǒng)的響應(yīng)時間和DSP資源占用影響較大。

4 結(jié)論

本文提出的高脈沖密度雷達(dá)信號處理系統(tǒng)設(shè)計，采用多DSP+FPGA的系統(tǒng)架構(gòu)，具有高速信號處理能力和高寬帶的內(nèi)部數(shù)據(jù)通道。該信號處理模塊能夠適應(yīng)高達(dá)數(shù)百萬脈沖每秒的脈沖密度，且已經(jīng)成功應(yīng)用于某信號處理系統(tǒng)中，系統(tǒng)運行穩(wěn)定可靠，具備了高性能的數(shù)據(jù)交換和數(shù)據(jù)處理能力。

[1] GE Fanuc embedded systems，Inc. VPX: VMEbus for the 21st century[Z].2007.

[2] Mercury computer systems, Inc. Technology overview:VITA 46(VPX)[Z].2006.

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[9] 王龍，楊承志，尚衛(wèi)華，等.基于RF DAC的寬帶高斯聲源的設(shè)計與實現(xiàn)[J].微型機與應(yīng)用，2016，35(17)：26-27.

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[11] 趙登平,周萬幸,鞠新春.世界海用雷達(dá)手冊[M].北京:國防工業(yè)出版社,2012.

2017-04-23)

王鴻超(1994-)，男，在讀碩士研究生，主要研究方向：低截獲概率雷達(dá)信號偵察處理技術(shù)。

耿常青(1994-)，男，在讀碩士研究生，主要研究方向：低截獲概率雷達(dá)信號偵察處理技術(shù)。

王龍(1992-)，男，碩士，講師，主要研究方向：低截獲概率雷達(dá)信號偵察處理技術(shù)。

The radar signal processing system design of high pulse density

Wang Hongchao1, Geng Changqing1, Wang Long1, Tong Wenfeng2

(1. Faculty of Information Countermeasure, The Aviation University of Air Force, Changchun 130022, China; 2. 94691 Troops of PLA, Longyan 366200, China)

With the continuous upgrading of radar system, the signal density of electromagnetic space is also increasing.To constantly adapt to the electromagnetic environment and meet the requirement of high density of pulse radar signal processing, this paper designed a set of signal processing system of DSP+FPGA structure based on TI TMS320C6678 chips and Xilinx XC7VX485T chips.The core of this system is to design and realize the reasonable data pretreatment process, and implemen it through the concrete hardware circuit. The signal processing board is conformed to VPX standard, and can work in airborne, vehicle or other harsh conditions of special equipment. Through the pretreatment design, it effectively improved the processing power of the system.

high pulse density; pretreatment process; FPGA; DOA

TN974

A

10.19358/j.issn.1674- 7720.2017.22.012

王鴻超，耿常青，王龍，等.高脈沖密度雷達(dá)信號處理系統(tǒng)設(shè)計J.微型機與應(yīng)用，2017,36(22)：41-44.

國家自然科學(xué)基金(61571462)