金帥　韓連剛　謝錫海

摘 要： 由于芯片頻率的提高，現(xiàn)今高速PCB設(shè)計的信號完整性問題的分析已經(jīng)成為不可忽略的關(guān)鍵環(huán)節(jié)。以FPGA控制DDR3 SDRAM讀寫數(shù)據(jù)的高速PCB板為硬件平臺，論述高速PCB設(shè)計中的反射、串擾等信號完整問題并以Cadence公司的SPECCTRAQuest仿真器作為仿真工具，提出并驗證了抑制反射和串擾的方法。仿真結(jié)果表明，端接電阻可抑制反射，且不同端接方式以及驅(qū)動端頻率不同，抑制反射的效果有所不同；改變布線間距及走線長度可抑制串擾。通過布線前和布線后的仿真來指導PCB的設(shè)計，保證了硬件平臺的正常工作。

關(guān)鍵詞： 高速PCB； 信號完整性； FPGA； 反射； 串擾

中圖分類號： TN911.6?34； TN919 文獻標識碼： A 文章編號： 1004?373X（2017）22?0010?04

Abstract： As the chip frequency increases， the signal integrity analysis in today′s high?speed PCB design has become the key link that cannot be ignored. Taking the high?speed PCB as the hardware platform， in which FPGA controls the reading and writing data of DDR3 SDRAM， the signal integrity problems of reflection and crosstalk in high?speed PCB design are elaborated. With the SPECCTRAQuest simulator made by Cadence Company as the simulation tool， the method of suppressing the reflection and crosstalk is put forward and verified. The simulation results show that the terminating resistor can suppress reflection， and the suppression effect varies with different termination modes and different frequencies of the drive end； changing the wire routing interval and wiring length can suppress crosstalk. The simulation experiments before and after wire routing were performed to guide the PCB design， so as to ensure the normal running of the hardware platform.

Keywords： high?speed PCB； signal integrity； FPGA； reflection； crosstalk

0 引 言

隨著現(xiàn)代電子科技的迅速發(fā)展，不僅電子芯片的集成度越來越高，而且其時鐘頻率也越來越高[1]，傳統(tǒng)PCB設(shè)計很少借助仿真工具，主要參考芯片廠商提供的設(shè)計，再結(jié)合設(shè)計者的經(jīng)驗進行設(shè)計，但是各種信號完整性問題[2]貫穿于高速PCB設(shè)計的始末，這給電子工程師設(shè)計較高速率的電路板帶來了極大的挑戰(zhàn)。為了應(yīng)對這些挑戰(zhàn)利用仿真工具對高速電路板進行仿真，由于仿真是在最差的環(huán)境條件下進行的，所以實際投入生產(chǎn)的電路板在性能等各方面是優(yōu)于仿真情況的，因此PCB布線前及布線后進行仿真是非常必要且有效的。本文仿真對象是Xilinx公司的kintex 7系列FPGA芯片以及Micron公司的DDR3 SDRAM所組成的硬件平臺。利用Cadence SPECCTRAQuest來完成該硬件平臺PCB的設(shè)計以及信號完整性分析。

1 硬件平臺組成

本文主要研究的硬件平臺是通過FPGA控制器來實現(xiàn)對DDR3 SDRAM進行數(shù)據(jù)讀寫的PCB板。

1.1 FPGA芯片

本系統(tǒng)的控制模塊選擇Xilinx公司的XC7K325T?2FFG676I芯片。它具有25 475個LAB/CLB，326 080個邏輯單元，250個I/O數(shù)以及16 404 480位總RAM，具有高速處理數(shù)據(jù)的能力，可以滿足大多數(shù)信號處理的需求。

1.2 DDR3 SDRAM

SDRAM選擇Micron公司的MT41K512M8RH?125IT芯片，它的容量為4 Gb，本系統(tǒng)用兩片SDRAM實現(xiàn)8 Gb容量，用FPGA控制器可以實現(xiàn)每個地址中數(shù)據(jù)的讀寫操作。

2 信號完整性的傳輸線理論

傳輸線是指傳輸電流的有信號回流的信號線。在PCB中，傳輸線的結(jié)構(gòu)是導體附著或嵌入在絕緣體上，導體是銅箔，絕緣體是FR4，常見的傳輸線結(jié)構(gòu)有微帶線（Microstrip）和帶狀線（Stripline）結(jié)構(gòu)，如圖1所示。

式中：h是傳輸線的介質(zhì)厚度；w是傳輸線的寬度；t是走線的厚度；[εr]是介電常數(shù)。由式（1）、式（2）可知走線阻抗與介質(zhì)的厚度成正比，與介電常數(shù)、走線厚度和寬度成反比。微帶線結(jié)構(gòu)中信號線周圍的場與電源和地平面之間的場不耦合，是PCB頂層或者底層的走線。由于空氣的介電常數(shù)與線路板相比稍低，信號在微帶線上的傳輸速率較快。帶狀線位于PCB的中間區(qū)域，它是被介質(zhì)材料包裹在中間，其傳輸速率不如微帶線快，但是由于信號線在兩個平面之間，可以減少電路板的輻射對于單端的PCB走線阻抗。endprint

3 信號完整性問題

信號完整性是指信號在傳輸線上由一端傳輸?shù)搅硪欢撕蟮男盘栙|(zhì)量[4]。最常見的信號完整性問題有反射、串擾、EMC。本文著重介紹通過對反射和串擾的仿真來約束PCB的布局布線從而盡可能地避免信號完整性問題。

3.1 反 射

反射是指信號在傳輸線上傳播時由于阻抗的不連續(xù)一部分信號向前傳輸另一部分信號沿原路返回[5]。解決反射的辦法是端接電阻使阻抗連續(xù)。常用的端接有以下幾種：串聯(lián)端接，并行端接，戴維南端接和多負載端接。

以上幾種端接方式都能夠有效地抑制反射，但是效果不盡相同。在實際的匹配設(shè)計中，要綜合考慮各種因素。具體情況通過Cadence仿真來分析每種端接方式的特點，并找出最優(yōu)化設(shè)計。

3.2 串 擾

串擾是指當信號在傳輸線上傳輸時因電磁耦合對相鄰的傳輸線產(chǎn)生的不期望的電壓噪聲干擾[5]。抑制串擾的方法有以下幾種：

（1） 走線長度在滿足走線規(guī)則前提下盡可能的短；

（2） 走線間距在滿足走線規(guī)則前提下盡可能的大；

（3） 走線與地平面間的距離盡可能的小。

以上幾種布線方式雖不能完全消除串擾，但能夠有效地抑制串擾。在實際設(shè)計走線時需要考慮線路板布線資源等各種條件，通過Cadence仿真分析以上方案的結(jié)果，并得出相對較好的設(shè)計方法。

4 基于Cadence SPECCTRAQuest的仿真

考慮到線路板信號完整性傳輸，多電源供地等因素，在此將板層設(shè)計為12層。

利用Cadence SPECCTRAQuest進行電路板信號完整性分析時，提取需要仿真網(wǎng)絡(luò)的拓撲結(jié)構(gòu)。從芯片廠家獲得結(jié)構(gòu)中驅(qū)動端和接收端器件的IBIS模型并將各個器件的模型加載到拓撲結(jié)構(gòu)中進行仿真，還可以更改不同的設(shè)計方案進行逐個仿真，以比較各種設(shè)計方案的優(yōu)缺點。找出最佳方案并將其設(shè)計規(guī)則更新到Cadence Allegro的約束管理器中來約束布線。在布線后提取網(wǎng)絡(luò)進行仿真以驗證設(shè)計的正確性。

4.1 IBIS模型

IBIS[6]（Input/Output Buffer Information Specific?ation）模型最初由Intel提出，是一種基于V/I曲線的對I/O緩沖器結(jié)構(gòu)的快速準確建模的方法，是反映芯片驅(qū)動和接收電氣特性的一種國際標準，提供一種標準的文件格式來記錄如驅(qū)動源輸出阻抗、上升/下降時間及輸入負載等參數(shù)，非常適合做振蕩和串擾等高頻效應(yīng)的計算與仿真[7]。IBIS模型庫包含了很多的參數(shù)，使用時有以下步驟：

（1） 提取需要仿真器件模型庫，確認芯片中所有的信息，包括文件名、器件名、文件版本號等；

（2） 用Cadence將IBIS模型文件轉(zhuǎn)化為Cadence專用的模型語言，存儲為DML格式；

（3） 提取要仿真網(wǎng)絡(luò)的拓撲結(jié)構(gòu)并加載器件模型。

需要額外說明的是kintex 7芯片的管腳電器特性由設(shè)計者通過程序自己配置，即在配置程序生效之前，它所有管腳的電器特性都一樣；所以在進行仿真時必須針對kintex 7芯片的某個管腳單獨加載模型，具體加載的模型可根據(jù)kintex 7芯片的管腳I/O標準來確定。

4.2 菊花鏈拓撲結(jié)構(gòu)

菊花鏈拓撲結(jié)構(gòu)是鏈式結(jié)構(gòu)的一種，也是一個芯片驅(qū)動多個負載時的常用的形式。它的基本要求是用最短的互連傳輸線把所有的接收端連接起來；從主驅(qū)動器開始，通過傳輸線連接到與主驅(qū)動器最近的接收端上，然后查找與接收端最近的未連接的接收端，用傳輸線將兩者連接起來；然后再以剛加入連接的接收端為基準，繼續(xù)查找最近的沒有連接的接收端進行連接；以此類推直到完成所有接收端連接。連接完成后，從主驅(qū)動器開始，所有的緩沖器連接成鏈狀。此結(jié)構(gòu)的關(guān)鍵在于保證主干線上第一個分支后的各個分段長度和分支樁線長度盡可能的短，最好小于上升時間[8]的[18]。當樁線長度減小到接近于0時就變成了菊花鏈拓撲的特殊形式即Fly?by拓撲結(jié)構(gòu)。

4.3 布線前仿真分析

在原理圖設(shè)計時將DDR3的布線設(shè)計為與DDR2的T型線不同的Fly?by拓撲結(jié)構(gòu)。將各器件模型加載上之后，未加端接電阻時反射仿真結(jié)果如圖2所示。

端接方式分別選擇串聯(lián)端接和并聯(lián)端接，并分別給驅(qū)動端加100 MHz和1 000 MHz的激勵，串聯(lián)端接和并聯(lián)端接時提取其中一條地址線A0的拓撲結(jié)構(gòu)如圖3所示，反射仿真結(jié)果如圖4所示。

由仿真結(jié)果分析可得：當在驅(qū)動端加100 MHz激勵時采用串聯(lián)和并聯(lián)端接方式對反射現(xiàn)象均有明顯改善，且串聯(lián)時波形低電平為零，而并聯(lián)時由于加有0.75 V的VTT電壓，所以低電平并沒有下降到零，這時用串聯(lián)端接效果較好；當在驅(qū)動加1 000 MHz時采用并聯(lián)端接接收端抑制反射效果良好，而串聯(lián)端接時其中一個接收端的高低電平出現(xiàn)紊亂，這時并聯(lián)效果較好。綜合本項目具體需要，在此選擇并聯(lián)端接來抑制反射。在布地址線時其他地址線以A0地址線為模板設(shè)置相同約束規(guī)則。

對DDR3的數(shù)據(jù)線進行設(shè)計時，通過芯片內(nèi)部端接使阻抗匹配來盡可能消除反射，所以設(shè)計數(shù)據(jù)線時主要從時序以及串擾方面考慮信號完整性問題。為了保證時序一致將數(shù)據(jù)線設(shè)計為蛇形線，為了保證數(shù)據(jù)線之間串擾盡可能的小，根據(jù)第4.2節(jié)的原則及線路板的資源對數(shù)據(jù)線進行布線。

4.4 布線后仿真驗證

4.4.1 布線后地址線反射仿真

布線后提取地址線A0拓撲如圖5所示， 加100 MHz激勵仿真結(jié)果如圖6所示。由仿真結(jié)果知布線后反射較小，可滿足設(shè)計要求。

5 結(jié) 論

本文介紹了硬件平臺，論述了反射和串擾等信號完整性問題，闡述了傳輸線理論以及IBIS模型。提出抑制反射和串擾的方案，并用Cadence SPECC?TRAQuest仿真驗證。得出高速PCB設(shè)計最佳方案，并以此指導PCB設(shè)計，可提高制板成功率且縮短生產(chǎn)周期。endprint

參考文獻

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