李建偉

摘 要： 針對采用當前方法進行高性能直接數(shù)字式低頻率合成器設計時，難以計算出直接數(shù)字式低頻率合成器的查找表地址的寬度，存在輸出頻率分辨率較低、相位噪聲較高的問題，提出一種基于FPGA的高性能直接數(shù)字式低頻率合成器設計方法。該方法對直接數(shù)字式低頻率合成器原理進行分析，得到直接數(shù)字式低頻率合成器的正弦波公式，在此基礎上采用進位鏈與流水線技術相結合的方法計算查找表地址輸入的寬度，得到滿足查找表內的數(shù)據(jù)長度范圍，并結合相位累加器對數(shù)字式鋸齒波進行輸出，獲取數(shù)字式鋸齒波的若干相位作為ROM的地址輸入，然后對輸入地址進行查表以及運算處理，由此完成高性能直接數(shù)字式低頻率合成器設計。實驗結果表明所提方法能夠有效提高直接數(shù)字式低頻率合成器的頻率分辨率，同時具有較強的抵抗相噪能力。

關鍵詞： 頻率轉換； 低頻率合成器； 鋸齒波； 查找表

中圖分類號： TN74?34 文獻標識碼： A 文章編號： 1004?373X（2017）19?0010?04

Design of high?performance direct digital low?frequency synthesizer

LI Jianwei

（Department of Electronic Information and Physics， Changzhi University， Changzhi 046000， China）

Abstract： The current method used to design the high?performance direct digital low?frequency synthesizer is difficult to calculate the address width of the lookup table of the direct digital low?frequency synthesizer， which has low resolution of output frequency and high phase noise. Therefore， a design method of high?performance direct digital low?frequency synthesizer based on FPGA is proposed. The principle of the direct digital low?frequency synthesizer is analyzed to obtain the sine wave formula of the synthesizer. On this basis， the method combining the carry chain with pipelining technology is used to calculate the width of input address of the lookup table to get the data length range satisfying lookup table. The phase accumulator is combined to output the digital sawtooth wave to get some phases of digital sawtooth as the input addresses of ROM， and then the table lookup and calculation are carried out for the input addresses to accomplish the design of the high?performance direct digital low?frequency synthesizer. The experimental results show that the method can improve the frequency resolution of the direct digital frequency low?frequency synthesizer effectively， and has strong ability to resist phase noise.

Keywords： frequency conversion； low?frequency synthesizer； sawtooth wave； lookup table

0 引 言

近年來，隨著我國超高數(shù)字電路技術的飛速發(fā)展，頻率合成技術被廣泛地應用在航空、儀器儀表以及信息交換等各個領域。頻率合成就是將具有參考頻率源的綜合指標設定為低相位、高精度以及高穩(wěn)定度的頻率，經(jīng)過混頻、倍頻以及分頻等電路信號的處理。頻率合成器不僅可以作為發(fā)射機的激勵信號源以及接收機的本地振蕩器，還可以作為電子對抗設備的干擾信號發(fā)生器以及測試設備的標準信號源[1?2]。因此，設計具有高性能的直接數(shù)字式低頻率合成器不僅可以得到任意想要的高分辨率信號，還可以保證輸出頻率具有較小的相位噪聲以及較高的穩(wěn)定度。但是現(xiàn)階段的直接數(shù)字式低頻率合成器不能在變頻時通過控制頻率、控制字來控制瞬間改變的輸出信號的頻率值，導致頻率在轉換過程中信號輸出延時過長，且輸出信號頻率的分辨率較低的問題，致使直接數(shù)字式低頻率合成器在頻率切換的速度和相噪的抵抗等方面存在很多的不足之處[3?4]。在這種情況下，如何準確、有效地對輸出頻率進行程控，提高輸出信號頻譜的純度，成為該領域亟需解決的重要技術難題，受到了有關專家學者的高度關注[5?6]。

文獻[7]提出一種基于低相位噪聲的高性能直接數(shù)字式低頻率合成器設計方法。該方法使用Verilog語言編程實現(xiàn)直接數(shù)字式低頻率合成器中的可逆計數(shù)器，通過利用可逆計數(shù)器形成一個完整的三角波，同時對同一時刻的正弦波、三角波的正弦函數(shù)值與三角函數(shù)值進行比較，由此可以生成一路脈沖調制波，最后利用死區(qū)延時部分來防止同相橋臂功率器件的同時導通，進而形成最終的SPWM脈寬調制波。該方法計算過程較為簡單，但存在對輸出信號頻率分辨率局限性較大的問題。文獻[8]提出一種基于外差混頻的高性能直接數(shù)字式低頻率合成器設計方法。該方法先采用Quartus軟件提供的模塊進行直接數(shù)字式低頻率合成器的編程，結合VHDL語言對相位累加器和波形存儲表等功能進行設計，最后通過硬件設計，實現(xiàn)了直接數(shù)字式低頻率合成器的設計。該方法可以有效縮短頻率轉換時間，但存在相位噪聲較大的問題。文獻[9]提出一種基于鎖相環(huán)的高性能直接數(shù)字式低頻率合成器設計方法。該方法結合模塊化設計思想對直接數(shù)字式低頻率合成器進行理論分析，得出直接數(shù)字式低頻率合成器系統(tǒng)的傳輸函數(shù)，通過對具體電路的參數(shù)進行計算，得到了鎖相式直接數(shù)字式低頻率合成器的總體電路。該方法可以有效提高頻率分辨率，但存在計算過程消耗時間較長的問題。endprint

針對上述問題，本文提出一種基于FPGA的高性能直接數(shù)字式低頻率合成器設計方法。實驗結果表明，所提方法能夠有效提高直接數(shù)字式低頻率合成器的頻率分辨率，同時具有較強的抵抗相噪能力。

1 高性能直接數(shù)字式低頻率合成器設計

1.1 低頻率合成器查找表的寬度計算

在進行高性能直接數(shù)字式低頻率合成器的設計過程中，對直接數(shù)字式低頻率合成器原理進行分析，得到直接數(shù)字式低頻率合成器的正弦波公式，在此基礎上采用進位鏈與流水線技術相結合的方法計算出查找表地址輸入的寬度，得到滿足查找表內的數(shù)據(jù)長度范圍，由此設計高性能直接數(shù)字式低頻率合成器，具體過程如下。

由于直接數(shù)字式低頻率合成器主要由相位累加器、波形存儲器、參考時鐘、查找表（ROM）和低通濾波器等功能模塊組成，通過參考時鐘的控制以及相位截斷和幅度量化數(shù)據(jù)等模塊處理，得到直接數(shù)字式低頻率合成器的一個正弦波：

[Sn=cos2πf0nfs] （1）

式中：[f0]代表直接數(shù)字式低頻率合成器輸入中頻信號的頻率；[fs]代表直接數(shù)字式低頻率合成器的采樣頻率。

直接數(shù)字式低頻率合成器的具體原理為：相位累加器在每發(fā)生一個時鐘脈沖時，將頻率控制字以及累加寄存器的累加輸出相位數(shù)據(jù)進行相加，然后在累加寄存器的輸入端將相加的結果進行輸入，還可以將累加值送入波形存儲器作為取樣地址值而輸出相應的波形數(shù)據(jù)。在此基礎上，通過D/A轉換得到量化的階梯形輸出，最后利用低通濾波器進行高頻分量的濾除和平滑處理得到需要的模擬波形。

假設[Bθn]代表直接數(shù)字式低頻率合成器相位累加器的寬度，在此基礎上，在輸入的每個時鐘脈沖相位上增加一個相位增量[Δθ，]利用式（2），式（3）分別計算出直接數(shù)字式低頻率合成器的輸出頻率與頻率分辨率：

[fout=fsΔθ2Bθn] （2）

[Δf=fs2Bθn] （3）

式中：[fout]代表直接數(shù)字式低頻率合成器的輸出頻率；[Δf]代表直接數(shù)字式低頻率合成器的頻率分辨率。頻率轉換速度是直接數(shù)字式低頻率合成器的重要指標之一，因此進位鏈與流水線技術相結合的設計方法不僅提高了芯片資源的利用率，還可以增加直接數(shù)字式低頻率合成器系統(tǒng)的性能與速度。

假設[θn]代表時鐘脈沖進入相位累加器后的累加相位，為了提高直接數(shù)字式低頻率合成器的頻率分辨率，降低直接數(shù)字式低頻率合成器系統(tǒng)的復雜性，在直接數(shù)字式低頻率合成器設計中加入一個量化器[Q，]將每個時鐘脈沖相位累加后的相位[θn]量化并轉換為地址[Θn，]查找表[T]的地址輸入寬度為：

[BΘn≥log2SFDR6] （4）

式中：[BΘn]代表直接數(shù)字式低頻率合成器中查找表地址的寬度；SFDR代表無雜散動態(tài)范圍。

1.2 基于FPGA的低頻率合成器優(yōu)化設計

直接數(shù)字式低頻率合成器主要包括相位累加器、波形存儲器、數(shù)模轉換器、低通濾波器以及參考時鐘等五部分。在進行高性能直接數(shù)字式低頻率合成器設計時，采用FPGA來控制輸出波形的頻率、相位以及波形的選擇，通常波形數(shù)據(jù)的存放形式是將固定波形數(shù)據(jù)的正弦波、三角波以及鋸齒波等數(shù)據(jù)存放在E2PROM里。為了使輸出波形的頻率具有較高的頻率精度，在此基礎上將相位的增量累加值作為地址碼對波形存儲器中存放的波形數(shù)據(jù)進行讀取。最后利用相位累加器輸出經(jīng)過相位增量寄存器改變的增量值（即步長），上述過程不僅改變了波形存儲器的地址，還對波形每周期的點數(shù)進行了改變，從而完成了改變輸出波形頻率的目的。高性能直接數(shù)字式低頻率合成器的工作原理圖如圖1所示。

采用FPGA進行直接數(shù)字式低頻率合成器設計時，可以有效提高直接數(shù)字式低頻率合成器的性能，但是在利用FPGA設計具有高性能的直接數(shù)字式低頻率合成器電路時存在兩個關鍵部位，一個關鍵部位是相位累加器，電路中高效快速的累加器可以提高直接數(shù)字式低頻率合成器的性能。采用FLEX器件的進位鏈及流水處理措施進行累加器設計可以得到快速高效的直接數(shù)字式低頻率合成器的電路結構。

在利用FPGA進行直接數(shù)字式低頻率合成器設計過程中，ROM是利用EAB來實現(xiàn)的，且隨著地址位數(shù)或數(shù)據(jù)的增加，ROM表的尺寸以指數(shù)形式遞增，因此在實際運用中，如何在滿足信號性能的前提下降低資源的開銷成為直接數(shù)字式低頻率合成器設計過程中的一個重要問題。由此進一步將相位/幅度轉換電路的ROM表減少至原來的[14]，在此基礎上，采用一個正弦碼表的前[14]周期進行變換，得到相位/幅度轉換電路的正弦和余弦的整個周期碼表，同時節(jié)省了[34]的資源。高性能直接數(shù)字式低頻率合成器電路的結構設計如圖2所示。

2 實驗結果與分析

為了證明提出的基于FPGA的高性能直接數(shù)字式低頻率合成器設計方法的有效性，需要進行一次實驗。實驗利用VerilogHDL硬件描述語言對直接數(shù)字式低頻率合成器進行建模，對直接數(shù)字式低頻率合成器的邏輯功能進行實驗，驗證高性能直接數(shù)字式低頻率合成器的性能。

分別利用FPGA方法和鎖相環(huán)方法進行高性能直接數(shù)字式低頻率合成器設計實驗。利用式（1）計算高性能直接數(shù)字式低頻率合成器的正弦波頻率，將兩種不同方法進行高性能直接數(shù)字式低頻率合成器的輸出正弦頻率波進行比較，其結果如圖3所示。

圖3 不同方法下輸出的正弦頻率波

通過對圖3進行分析可知，利用FPGA方法進行高性能直接數(shù)字式低頻率合成器設計的輸出正弦頻率波的準確性要高于鎖相環(huán)方法，這主要是因為在利用FPGA方法進行高性能直接數(shù)字式低頻率合成器設計的過程中，先對直接數(shù)字式低頻率合成器原理進行分析，得到直接數(shù)字式低頻率合成器的正弦波公式，在此基礎上采用FLEX器件的進位鏈及流水處理措施進行累加器設計，得到快速高效的直接數(shù)字式低頻率合成器的電路結構，使得利用FPGA方法進行高性能直接數(shù)字式低頻率合成器設計的輸出正弦頻率精度較高。

將兩種不同方法進行高性能直接數(shù)字式低頻率合成器輸出頻率的預置頻率和實測頻率進行對比，其結果如表1所示。

通過對表1進行分析可知，利用FPGA方法進行高性能直接數(shù)字式低頻率合成器設計的實測頻率的準確率要優(yōu)于鎖相環(huán)方法，這主要是因為在利用FPGA方法進行高性能直接數(shù)字式低頻率合成器設計過程中，采用進位鏈與流水線技術相結合的方法計算出查找表地址輸入的寬度，利用ROM結構對所需波形的數(shù)據(jù)進行輸出。使得利用FPGA方法進行高性能直接數(shù)字式低頻率合成器設計的實測頻率的準確率較高。

將兩種不同方法進行高性能直接數(shù)字式低頻率合成器設計的實驗結果對比，采用相對頻率均方根誤差[P]（%）作為度量不同方法下高性能直接數(shù)字式低頻率合成器的衡量標準，利用下式進行計算：

[P=limn→∞1ni=1nΔff0] （5）

式中[n]代表相位累積位數(shù)。

比較兩種不同方法進行高性能直接數(shù)字式低頻率合成器設計的相對頻率均方根誤差（%），其結果如圖4所示。

通過對圖4進行分析可知，利用FPGA方法進行高性能直接數(shù)字式低頻率合成器設計的相對頻率均方根誤差要低于鎖相環(huán)方法，這主要是因為，在利用FPGA方法進行高性能直接數(shù)字式低頻率合成器設計的過程中，對其關鍵部位的相位/幅度轉換電路采用ROM結構，并結合相位累加器對數(shù)字式鋸齒波輸出，為提高直接數(shù)字式低頻率合成器的性能，采用信號周期內的正弦波形對稱性和算術關系相結合的方法來減少ROM開銷，使得利用FPGA方法進行高性能直接數(shù)字式低頻率合成器設計的相對頻率均方根誤差較低。

3 結 語

針對采用當前方法進行高性能直接數(shù)字式低頻率合成器設計時，難以計算出直接數(shù)字式低頻率合成器查找表地址的寬度，存在頻率分辨率較低、相位噪聲較高的問題，提出一種基于FPGA的高性能直接數(shù)字式低頻率合成器設計的方法。實驗結果表明，所提方法能夠有效提高直接數(shù)字式低頻率合成器的頻率分辨率，同時具有較強的抵抗相噪能力。

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