鐘佰志+韓霄

摘要：日益復雜的電磁環(huán)境要求雷達具備抗干擾的能力，抗干擾手段通常在信號處理過程中實施。應對復雜的信號處理，需要高性能的雷達信號處理機，評價其性能的兩個重要指標是信號處理能力和數據傳輸能力。TMS320C6678是TI公司新型浮點數字信號處理器（DSP），片內集成8個C66x+內核，單核主頻高達1.25GHz。一片DSP單精度浮點并行運算能力理論上可達160G Flops，被廣泛應用于雷達信號處理機中。

關鍵詞：雷達；抗干擾；信號處理機；DSP

中圖分類號：TN492 文獻標識碼：A 文章編號：1007-9416（2017）05-0050-02

1 前言

現代雷達為應對電磁干擾，增加了信號處理流程，使信號處理更為復雜化。此過程的實現需要高性能的雷達信號處理機做支持。作為信號處理機的核心，處理器（PowerPC、DSP）的主頻越來越高，如今已經跨過了GHz的門檻，精簡指令集的使用極大提升了處理器的性能，但是這依然難以滿足雷達信號處理的需求。隨著處理器主頻的提升，對制造工藝的要求更加苛刻，生產難度加大，同時成本也大幅度提升。面對這樣的瓶頸，芯片廠商選擇由單核單線程向多核多線程的方向轉變。TMS320C6678是TI公司推出的一款基于KEYSTONE架構的高性能浮點/定點DSP，片內集成8個C66x+核。每個核的主頻最高可達1.25 GHz，其進行定點和浮點運算的能力分別為40G Macs和20G Flops，被廣泛應用于雷達、聲吶、衛(wèi)星系統(tǒng)、醫(yī)療成像等對定浮點運算能力和實時性有較高要求工程領域中。

2 信號處理機架構

雷達信號處理機包括AD采集板，預處理板，主處理板，主控板等，通過高速AD采集接收機發(fā)送的中頻信號，經過FPGA脈壓后數據送到DSP進行相關運算。FPGA將有效數據重排后，根據不同任務類型進行打包，并通過SRIO接口發(fā)送到DSP。DSP會根據預先設置的路由系統(tǒng)分別跳轉到相應的ISR，進行數據處理。由于數據間的耦合性以及對實時性的要求，需要核間通信（IPC）來保證同步性能。經過需求分析，提出圖1所示信號處理機架構。該方案需解決2個技術難題，即SRIO接口互聯以及核間通信（IPC），本文主要圍繞這兩項技術展開研究。

隨著雷達通道數的增加，數據量也隨之加大，為了減輕處理器內核的壓力，數據緩存工作由EDMA負責。為解決數據存儲問題，采用通過DSP的DDR控制器擴展8GB DDR3，用于進行FFT、高階復數矩陣運算等。預設數據存儲在DSP外掛的NOR FLASH中，DSP通過SPI接口進行數據訪問。為實現上電BOOTLOAD，將應用程序鏡像固化到NAND FLASH中，通過配置DSP啟動項為EMIF引導方式，實現上電自舉。

3 關鍵技術研究

決定一個數字信號處理系統(tǒng)運算能力的兩個重要指標為：一是信號處理能力，指系統(tǒng)中總的可用處理資源，在多核處理器中主要體現在核間通信方面；二是數據傳輸能力，指板內片間、板間的數據鏈路能提供的最大帶寬。下面將對這兩項重要技術做具體分析。

3.1 高速數據互聯

Serial Rapid IO（SRIO）是一種開放的、高帶寬系統(tǒng)級通信標準，類似于以太網，基于包交換格式，能為片間或板間通信提供吉比特每秒的數據帶寬。該通信協(xié)議被廣泛應用于網絡設備、存儲器子系統(tǒng)、通用計算機中的微處理器、存儲器、存儲器映射I/O之間的互聯。目前SRIO標準已發(fā)展到第二代，數據率支持5G bps和6.25G bps。RapidIO協(xié)議規(guī)范包括邏輯層、傳輸層和物理層，如圖2所示。頂層為邏輯層，離用戶最近，提供面向用戶接口；居中為傳輸層，記錄了系統(tǒng)內路由信息，傳輸端點地址等；底層為物理層，包含設備級接口信息，如電氣特性、糾錯管理等。這種多層傳輸機制能夠保證數據傳輸的安全性、完整性，通過采用逐層向上打包的方式，使傳輸包具有豐富的校對信息，又不影響有效載荷比率，同時為協(xié)議的擴充提供了結構基石。擴展協(xié)議時只需在相應層中進行添加協(xié)議規(guī)范而不改變其他層級結構，擴展方式更為靈活。

SRIO協(xié)議的邏輯層定義了操作協(xié)議和相應的包格式，其支持的邏輯層業(yè)務主要是DirectIO（DIO）和消息傳遞（Message Passing）。DIO模式是最簡單實用的傳輸方式，其實現的前提是主設備知道被訪問端的存儲器映射。消息傳遞模式類似于以太網，數據在被訪問設備中的位置則由郵箱號確定。

本文采用DirectIO模式，此模式包括NWRITE、NWRITE_R、SWRITE、NREAD等傳輸方式，其中 NWRITE 和NREAD為對應模式，可以直接向從設備內存寫讀數據，不要求接收端響應，每個數據包最大數據量為256 Bytes。DIO模式通常需要傳輸兩種事務，即DIO包和DOORBELL包。其中DIO包為數據包，主要傳輸有效載荷。門鈴包為消息包，相當于網絡內端點間的握手信號。DSP的SRIO接口傳輸控制通過Load/Store Unit（LSU）控制單元實現。DSP中LSU單元是一系列寄存器，Master DSP要想通過SRIO訪問Slave DSP的內存數據，需要配置LSU寄存器，數據打包過程由硬件實現。LSU寄存器功能見表1。

3.2 核間通信

傳統(tǒng)的單板多片DSP之間通常采用McBSP菊花鏈進行數據互傳，采用FPGA同步各片DSP，該方法效率低，而且容易出現總線競爭現象。多核DSP具備核間資源共享，總線仲裁等機制，性能明顯優(yōu)于單板多片DSP架構。C6678 DSP為解決該問題在片內建立了Inter-Processor Communication（IPC）機制，每個核能夠通過內部中斷的方式同其他核進行核間同步。通過在軟件中設置觸發(fā)條件，能夠對任意一個核的中斷標志寄存器進行置位。

IPC中斷默認對應91號事件，通過中斷通道選擇器可以綁定到INT4～INT15任意一個中斷上。首先需要配置中斷向量表，根據系統(tǒng)內可屏蔽中斷數量和優(yōu)先級規(guī)劃出IPC中斷服務函數入口，通過映射IPC事件到指定的物理中斷號，并使能相應中斷。DSP有兩組核間通信寄存器，中斷生成寄存器IPCGR和中斷確認寄存器IPCAR，每組有8個32位的寄存器。通過向某個核對應的IPCGR末位寫1，即可觸發(fā)該核IPC中斷，IPCGR中4～31位為中斷信源信息，最多可以容納28個中斷源。當中斷發(fā)生后，信源信息會同步到IPCAR中的對應位置，目標核通過檢測該信息判斷信主身份，并將當前正在執(zhí)行的程序掛起，由硬件保護現場，根據綁定的中斷地址跳轉到中斷服務程序。當中斷被響應后要及時清除中斷確認寄存器（SRCC）中的狀態(tài)位，以便接收下一次中斷請求，清除方法是將對應的SRCC位置寫1即可。為了避免多個核同時對某個核的IPCGR進行數據寫入，DSP建立了防競爭機制，設置了KICK0和KICK1兩個防陷阱寄存器，在進行中斷觸發(fā)前需要先解鎖這兩個寄存器才能向IPCGR中寫入數據。

4 結語

本文圍繞多核DSP + FPGA架構的信號處理機開展研究，信號處理過程需要解決兩個關鍵技術，即高速數據傳輸以及核間通信。文中對這兩項技術進行了原理研究，并針對硬件平臺進行了實驗驗證。實驗結果表明該架構信號處理機能夠滿足海量數據傳輸和并行數據處理的要求，為復雜的雷達信號處理提供計算平臺，尤其在日益惡劣的電磁環(huán)境下，這種雷達信號處理機能夠有效地實現抗干擾等復雜運算。

參考文獻

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