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摘 要：在高速數(shù)字電路的設(shè)計過程中，必須確保信號的完整性，因此對信號完整性進行分析和驗證十分必要。當(dāng)下電子產(chǎn)品的更新?lián)Q代速度極快，完整性設(shè)計的重要性也愈加突出，本文將對高速數(shù)字電路設(shè)計中的信號完整性影響因素進行分析，并在此基礎(chǔ)上，針對其主要影響因素，提出幾種信號完整性的仿真分析方法。

關(guān)鍵詞：高速數(shù)字電路；設(shè)計；信號完整性；分析

前言：高速數(shù)字電路有一個重要的衡量指標，即時鐘頻率，由于時鐘頻率不斷提升，信號完整性也在不斷發(fā)生變化，在電路設(shè)計過程中，應(yīng)以信號完整性為導(dǎo)向，在提升時鐘頻率的同時，做到對信號完整性的實時監(jiān)測，確保電路運行安全。從影響信號完整性的主要因素著手，探討信號完整性的分析和驗證方法。

一、信號完整性的主要影響因素

（一）反射影響作用

PCB板是高速數(shù)字電路設(shè)計的關(guān)鍵部分，對電路穩(wěn)定性和可靠性有重要影響，在PCB板設(shè)計過程中，必須處理好信號完整性問題。但是信號完整性有多種影響因素，而且對供電和時序的穩(wěn)定有直接影響，因此，需要對信號完整性的主要影響因素進行深入分析。傳輸影響作用是信號完整性的主要影響因素之一，作為高速數(shù)字電路的基本組成部分，傳輸線組是電流的媒介， 信號以電流的形式在傳輸線組中通過，線組的阻力直接決定著電流的流暢性。因此，傳輸線組的阻力上升，會直接導(dǎo)致信號完整性下降。當(dāng)傳輸線組上的阻力非常大時，會阻礙部分電流通過，導(dǎo)致另一端接受到信號時出現(xiàn)信號失真現(xiàn)象，使信號完整性遭到嚴重破壞[1]。

（二）串?dāng)_影響作用

串?dāng)_是信號在網(wǎng)絡(luò)回路中傳輸?shù)囊环N普遍效應(yīng)，信號經(jīng)過一個網(wǎng)絡(luò)到達另一個網(wǎng)絡(luò)時，有害信號總是具有較快的傳輸速度，再加上相鄰網(wǎng)絡(luò)傳輸速度的影響，信號在傳輸過程中，會產(chǎn)生一個電磁場，其作用是引導(dǎo)信號，在引導(dǎo)過程中，磁場線圈繞磁場旋轉(zhuǎn)。因此，串?dāng)_是由靜態(tài)線和動態(tài)線兩部分組成的，其各自產(chǎn)生的傳輸阻力不同，這種差異的存在使網(wǎng)絡(luò)中傳輸信號的電流強度不同。在串?dāng)_模型中，其中性點位置是繞組電壓能夠保持正常的主要影響因素，如果中性點位置處于模型中部，則繞組電壓速率較高，信號通行能力較強。而中性點位置如果位于模型首部，則會導(dǎo)致電壓電流無法通過，出現(xiàn)定子接地異常[2]。

二、信號完整性的仿真分析技術(shù)

（一）EDA技術(shù)

EDA技術(shù)即電路仿真技術(shù)，目前在數(shù)字電路設(shè)計中得到了較為廣泛的應(yīng)用。EDA技術(shù)以計算機為基礎(chǔ)，通過軟件設(shè)計方式和仿真測試驗證，將硬件設(shè)計的操作過程和測試過程轉(zhuǎn)化為軟件處理過程，極大的提高了數(shù)字電路設(shè)計的自動化程度和設(shè)計效率。相比于傳統(tǒng)設(shè)計方式，EDA技術(shù)具有許多優(yōu)點，目前在高速數(shù)字電路的信號完整性驗證方面也得到了廣泛應(yīng)用。采用EDA技術(shù)對高速數(shù)字電路完整性進行驗證，可以在電路實現(xiàn)以前完成，避免重復(fù)設(shè)計，保證設(shè)計的合理性，提高一次性設(shè)計的成功率。

（二）反射仿真分析技術(shù)

高速數(shù)字電路是數(shù)字電子產(chǎn)品設(shè)計與開發(fā)的重要組成部分，對電路系統(tǒng)的穩(wěn)定運行有至關(guān)重要的影響，而數(shù)據(jù)完整性分析則是保證高速數(shù)字電路合理設(shè)計的基礎(chǔ)，因此在數(shù)字電子產(chǎn)品的設(shè)計與開發(fā)中占有重要地位。在EDA技術(shù)的支持下，可以通過模擬電路實際運行過程中的信號高低問題，為電路設(shè)計提供參考，對信號完整性加以測定。反射仿真分析技術(shù)的應(yīng)用關(guān)鍵是建立信號完整性的分析模型，并使驗證過程在PCB生產(chǎn)前進行，提前確定信號完整性是否符合要求，對PCB電流進行模擬，建立反射仿真模型，并利用端接技術(shù)，改變信號的完整性。這是目前反射仿真分析的主要發(fā)展方向，在該模型建立過程中，引入了IBIS模型，驅(qū)動端和接受端采用IBIS模型對電路傳輸信號的完整新進行驗證。其中，主要運用的元件是電流阻力線。

（三）串?dāng)_仿真分析技術(shù)

串?dāng)_仿真分析技術(shù)在EDA技術(shù)的支持下，利用相鄰網(wǎng)絡(luò)的信號串?dāng)_作用，建立串?dāng)_仿真分析模型，通過模型對信號完整性進行分析和驗證。在該類線路仿真設(shè)備維護中，經(jīng)常會出現(xiàn)一個保護屏柜內(nèi)存在多條傳輸線路的情況，而且有一部分線路不在系統(tǒng)運行范圍內(nèi)，多以要對工作線路和非工作線路加以區(qū)分，并對臨近傳輸線進行隔離。避免傳輸線路在復(fù)雜的工作環(huán)境下出現(xiàn)誤接線等狀況，從而避免設(shè)備跳閘和設(shè)備誤動。串?dāng)_仿真分析技術(shù)遵循PCB走線規(guī)律，對其實際運行線路的走線和與臨近傳輸線路的作用進行信號完整性模擬驗證，判斷是否存在上述問題。應(yīng)創(chuàng)新防誤閉保護方式，提高設(shè)備敏感度，利用電子系統(tǒng)和感應(yīng)系統(tǒng)提高設(shè)備自身的防誤閉能力。針對目前使用廣泛的接線端子，采用串?dāng)_仿真分析技術(shù)對其進行模擬測試，并采用防誤閉隔離工具在接線端子出進行警示和保護，提高電路運行的安全性。

結(jié)束語：總而言之，信號完整性的分析驗證是高速數(shù)字電路設(shè)計中的重要環(huán)節(jié)，對電路的運行效率和信號傳輸效果有直接影響。必須采用有效的分析驗證手段，針對高速數(shù)字電路信號完整性的主要影響因素，對其進行準確驗證。本文主要分析了高速數(shù)字電路信號完整性的影響因素，包括反射影響作用和串?dāng)_影響作用，并針對這些主要影響因素，提出采用EDA技術(shù)進行信號完整性分析，通過建立相關(guān)模型，在PCB板實現(xiàn)前對信號完整性進行準確驗證，保證設(shè)計和合理性。

參考文獻：

[1]蘇海冰，張剛，郭帥. 高速數(shù)字電路的信號完整性與電磁兼容性設(shè)計[J]. 單片機與嵌入式系統(tǒng)應(yīng)用，2010，05：14-17.

[2]李雙力. 基于高速數(shù)字電路中的信號完整性分析[J]. 信息通信，2016，08：231-232.

作者簡介：

鐘佳宏（1984年-），男，廣東化州人，漢族，現(xiàn)職稱：數(shù)字電路設(shè)計師，學(xué)歷：本科，研究方向：電子技術(shù)。