孫 健，劉 勇，譚衛(wèi)東

（中國(guó)電子科技集團(tuán)公司第 55 研究所，南京 211111）

200 mm Trench MOSFET 管用硅外延電阻率管控

孫 健，劉 勇，譚衛(wèi)東

（中國(guó)電子科技集團(tuán)公司第 55 研究所，南京 211111）

200 mm 重?fù)?As襯底的 MOSFET 外延片在后續(xù)芯片制程中，由于還需要經(jīng)歷高溫環(huán)節(jié) （大于 1100 ℃），因此襯底中 As的自摻雜效應(yīng)將再次出現(xiàn)，從而使外延片邊緣區(qū)域的電阻率降低明顯。在外延過程中，需要將外延片邊緣區(qū)域的電阻率有意控制略高于中心區(qū)域。在控制過程中通過引入Offset（差值） 的管理方法，確保外延層邊緣 3 mm 區(qū)域與中心區(qū)域的偏差減小，從而實(shí)現(xiàn)片內(nèi)管芯之間性能一致。

自摻雜效應(yīng)；Offset-chart；高溫烘烤工藝

1 引言

隨著現(xiàn)代電子設(shè)備的小型化和高性能化，對(duì)功率半導(dǎo)體器件提出小體積和高效率的要求。其中功率MOSFET 作為功率半導(dǎo)體器件主體之一，被廣泛應(yīng)用于計(jì)算機(jī)、通訊、汽車以及消費(fèi)電子領(lǐng)域，是分立器件和智能功率集成電路(SPIC)的重要組成部分。理想的功率 MOSFET 應(yīng)當(dāng)能夠在關(guān)斷狀態(tài)時(shí)承受大的阻斷電壓，在開啟狀態(tài)時(shí)有小的正向壓降，并且具有大的電流處理能力和較快的開關(guān)速度,從而減小其開關(guān)損耗[1]。但是在實(shí)際設(shè)計(jì)中必須兼顧各項(xiàng)指標(biāo),從而限制了功率 MOSFET 達(dá)到理想狀態(tài)。為了提高功率MOSFET 的性能，國(guó)內(nèi)外的研究者們?cè)诠に嚄l件和器件結(jié)構(gòu)方面進(jìn)行了不斷優(yōu)化和改進(jìn)，其中首先是 H.W. Collins 等[2]人在保留早期平面型功率 MOSFET 原有優(yōu)點(diǎn)的基礎(chǔ)上，提出了 VDMOS（垂直雙擴(kuò)散型 MOS管），如圖1（a）所示。為了進(jìn)一 步 降 低導(dǎo)通電阻，D.Ueda 等 人[3]在 VDMOS 的 基 礎(chǔ) 上 提 出 了 Trench MOSFET 結(jié)構(gòu)，如圖1（b）所示。相比 VDMOS，由于Trench MOSFET 結(jié)構(gòu)中沒有 JFET 這一寄生結(jié)構(gòu)，因此可以進(jìn)一步減小芯片尺寸，提高溝道密度，可大大降低導(dǎo)通電阻[4]。

圖1 VDMOS 和 Trench MOSFET 結(jié)構(gòu)示意圖

由于 Trench MOSFET 具有以上的優(yōu)點(diǎn)，在低壓功率 MOSFET 領(lǐng)域中所占份額越來越重。其導(dǎo)通電阻主要由溝道電阻、外延層電阻和襯底電阻 3 部分組成[5]，其中外延層電阻在整個(gè)導(dǎo)通電阻中占比超過 50%，是影響導(dǎo)通電阻的主要參數(shù)。加上其管芯尺寸較小，為了得到高良率和高一致性的管芯，對(duì)硅外延層內(nèi)電阻率橫向的均勻分布以及批次間電阻率的一致性提出了更高的要求。

200 mm 重?fù)?As襯底的 MOSFET 在后續(xù)芯片制程中，由于還需要經(jīng)歷高溫環(huán)節(jié)（大于 1100 ℃），因此襯底中As的自摻雜效應(yīng)將再次出現(xiàn)，從而使外延片邊緣區(qū)域的電阻率降低明顯。因此在外延過程中，希望將外延片邊緣區(qū)域的電阻率有意控制略高于中心區(qū)域，確保在后續(xù)芯片制程中邊緣區(qū)域與中心區(qū)域的電阻率值偏差減小，從而實(shí)現(xiàn)片內(nèi)管芯之間性能的一致。

但是在外延片制備時(shí)，由于襯底雜質(zhì) As的氣相擴(kuò)散較重，尤其是在外延生長(zhǎng)過程中，極易從硅片邊緣擴(kuò)散，并快速與化學(xué)反應(yīng)還原出的 Si一并沉積在硅片邊緣區(qū)域，形成外延層的雜質(zhì)原子，從而將外延片邊緣區(qū)域的電阻率拉低，很難滿足外延后的芯片制程要求。如何有效控制外延片邊緣的電阻率高于中心區(qū)域的整體趨勢(shì)是本文研究的重點(diǎn)。

為了有效地控制硅外延片電阻率的片內(nèi)分布和批次間分布，本文在常用的管控 X-chart和 R-chart的基礎(chǔ)上，引入新的控制方法，從而有效管控電阻率的一致性。

2 200 mm 硅外延片電阻率測(cè)試 Pattern 選取

2.1 外延設(shè)備簡(jiǎn)介

本文中涉及的外延設(shè)備為美國(guó) ASM 公司的E2000PLUS 單片外延系統(tǒng)。該外延設(shè)備每次外延 1片，相比一次多片外延爐，其優(yōu)點(diǎn)在于減少了同爐次內(nèi)片與片之間的負(fù)載效應(yīng)等影響，加之該外延反應(yīng)室體積較小，能夠較精確地控制反應(yīng)室內(nèi)溫度和氣流分布，因此外延片片內(nèi)的參數(shù)一致性優(yōu)于多片外延設(shè)備。由于是單片外延，片與片之間的外延條件可重復(fù)性強(qiáng)，因此片與片之間的參數(shù)控制也優(yōu)于多片外延爐。

ASM 單片外延系統(tǒng)，外延片內(nèi)的參數(shù)以中心點(diǎn)為圓心，呈同心圓式分布。通常情況下不同直徑的圓之間外延參數(shù)有一定差異，而在同一個(gè)圓上的不同點(diǎn)，其外延參數(shù)基本一致，典型的外延層方塊電阻率分布如圖2所示。

圖2 外延層電阻率片內(nèi)分布等高圖

2.2 外延層參數(shù)測(cè)試 Pattern 選取

在外延層參數(shù)量測(cè) Pattern 選取上，必須盡可能表征片內(nèi)參數(shù)所有點(diǎn)的真實(shí)水平，即所有點(diǎn)的極差。由于 ASM 單片外延爐的外延層參數(shù)在片內(nèi)有 2.1 節(jié)中的分布特性，因此電阻率測(cè)試選取兩種 Pattern，第一種是 R/2&6 mm 9 點(diǎn)（即中心點(diǎn) + 半徑 4 個(gè)點(diǎn) + 距邊6 mm 4 個(gè)點(diǎn)），如圖3（a）所示；第二種是 3 mm 9 點(diǎn)（即距邊 3 mm 8 個(gè)點(diǎn) + 中心點(diǎn)），如圖3（b）所示。

圖3 測(cè)試 Pattern 示意圖

2.3 外延工藝控制

溫度場(chǎng)調(diào)節(jié)：外延工藝上，由于 N 型外延層電阻率與溫度呈正向分布，相對(duì)溫度較高區(qū)域的電阻率也越高，反之電阻率越低。因此，首先需要將外延設(shè)備溫度場(chǎng)分布趨勢(shì)調(diào)節(jié)為中心區(qū)域低、邊緣區(qū)域高。通過調(diào)節(jié)生長(zhǎng)程序中控溫模塊的溫度補(bǔ)償，借助溫控注入片進(jìn)行監(jiān)控，從而實(shí)現(xiàn)所需要的溫場(chǎng)。

烘烤采用 1130 ℃高溫烘烤工藝，并通入較大流量（60 slm）的氫氣，目的如下：

（1）用 H2轟擊襯底表面，去除襯底表面的自然氧化層；

（2）使襯底中的 As大量擴(kuò)散出并被氫氣帶走，As原子在一定時(shí)間內(nèi)擴(kuò)散耗盡。

低溫淀積：烘烤結(jié)束后，降溫到 1100 ℃，通入SiHCl3、PH3和 H2進(jìn)行化學(xué)氣相反應(yīng)，還原出來的 Si原子和 P原子沿著襯底的晶格方向進(jìn)行排列，實(shí)現(xiàn)外延層生長(zhǎng)。

3 外延層電阻率控制

3.1 X-chart和 R-chart

X表示子組的平均值：

n 為子組的樣本容量，本文中 n=9 。

本文中 X 代表采用 R/2&6 mm 9 測(cè)試 Pattern，量測(cè)的 9 個(gè)點(diǎn)的電阻率平均值。因?yàn)?R/2&6 mm 9 測(cè)試Pattern 能夠表征 wafer內(nèi)約 94%的有效區(qū)域 （常規(guī)距邊 3 mm 以外不做管芯），并且該區(qū)域內(nèi)受測(cè)試不穩(wěn)定性影響較小，因此在過程控制中使用電阻率的值，指導(dǎo)外延工藝摻雜量的調(diào)整。將量測(cè)的所有 X 進(jìn)行 chart圖管控，并制定相應(yīng)的控制上下限，能夠直觀地監(jiān)控電阻率值與目標(biāo)值的差異和監(jiān)控值的變化趨勢(shì)。管控實(shí)例如圖4所示。

圖4 電阻率 X-bar管控實(shí)例

R表示子組的極差值：

本文中 R 值代表 R/2&6 mm 9 測(cè)試 Pattern，量測(cè)的片內(nèi)9個(gè)點(diǎn)的極差值。

R 值反映片內(nèi)該 9 點(diǎn)的離散程度，R 值越大，片內(nèi)9 點(diǎn)越離散，反之越收斂，過程控制理論上要求將 R 值控制得越小越好。同時(shí)片間的R值代表片間的穩(wěn)定性，理論上要求片間的 R 值不變，但在實(shí)際穩(wěn)定生產(chǎn)時(shí)，R 值應(yīng)該穩(wěn)定在一定范圍內(nèi)。R 值的管控實(shí)例如圖5所示。

圖5 電阻率R值管控實(shí)例

3.2 Site-chart

Site 代表 R/2&6 mm 9 測(cè)試 Pattern，量測(cè)的片內(nèi) 9個(gè)點(diǎn)全部在 chart圖中顯示，從而片內(nèi) 9 點(diǎn)形成類似柱狀的圖形。Site-chart能夠直觀地監(jiān)控到 9 個(gè)點(diǎn)的落點(diǎn)情況，出現(xiàn)有落在管控線以外的點(diǎn)時(shí)，觸發(fā) SPC 系統(tǒng)的報(bào)警。在過程控制中，要求子組內(nèi)的9個(gè)點(diǎn)必須落在控制線以內(nèi)，且不同子組間 Site 柱高度應(yīng)該基本一致（柱子高度隨 R 值的變化而變化），柱子整體在一條直線上（隨著 X 波動(dòng)）。Site 管控實(shí)例如圖6 所示。

圖6 電阻率 Site 管控實(shí)例

3.3 Offset-chart

在常用的管控圖中，無(wú)法實(shí)現(xiàn)外延片電阻率片內(nèi)趨勢(shì)的管控，因此本文引入 Offset（差值）的控制，本文的 Offset-chart包括以下兩個(gè)管控參數(shù)：

即距邊3 mm測(cè)試模式下，量測(cè)距邊3 mm的 8個(gè)測(cè)試值中，取最小值減中心點(diǎn)的量測(cè)值。在實(shí)際過程控制中要求 0.03≥Offset（3 mm-center）≥-0.01，從而保證外延層邊緣區(qū)域電阻率高于中心點(diǎn)。

即距邊3 mm測(cè)試模式下，量測(cè)距邊3 mm的8個(gè)測(cè)試值中，取最小值減 R/2 的平均值。在實(shí)際過程控制中，要求 0.02≥Offset（3 mm-center）≥-0.02，從而保證外延層邊緣區(qū)域電阻率高于 R/2。Offset管控實(shí)例如圖7 所示。引入 Offset管控前外延片電阻率分布情況為中心電阻率高、邊緣電阻率相對(duì)偏低，如表1 所示。器件 BV 分布圖顯示片內(nèi)極差較大，邊緣 BV 低，如圖8所示。

圖7 電阻率 Offset管控實(shí)例

圖8 引入 Offset管控前 BV 分布圖

引入 Offset管控后外延片電阻率分布情況為中心電阻率低、邊緣電阻率相對(duì)提高，如表2 所示。

表1 管控前電阻率分布情況

表2 管控后電阻率分布情況

器件BV分布圖顯示片內(nèi)極差明顯改善，如圖9所示。

圖9 引入 Offset管控后 BV 分布圖

4 結(jié)論

ASM E2000PLUS 單片外延系統(tǒng)生產(chǎn) 200 mm MOSFET 用硅外延片，結(jié)合該設(shè)備外延片片內(nèi)電阻率分布的特點(diǎn)以及后續(xù) Fab 制程的特點(diǎn)，在電阻率管控上除采用常規(guī)的均值和極差管控外，引入了 Site-chart和 Offset-chart兩種管控方式，從而實(shí)現(xiàn)了對(duì)外延層電阻率進(jìn)行片內(nèi)電阻率所有點(diǎn)以及分布趨勢(shì)的有效管控?？蛻舳俗罱K Trench MOSFET 芯片參數(shù)一致性表現(xiàn)較優(yōu)，其典型的電參數(shù)長(zhǎng)期穩(wěn)定在±2.5%范圍內(nèi)。

[1]Su Yan-fen,Liu Ying-kun.Advances in the Developmentof Trench MOSFET[J].Semiconductor Technology,2007,32(4):277-278.

[2]COLLINSHW,PELLYB,HEXFET.Anew powertechnology cutson-resistance,boots ratings[J].Electron Devices,1979, 17(12):36.

[3]UEDAD,TAKAGI H,KANOG.A new vertical power MOSFET Structure with extremely reduced on-resistance[J]. IEEE Trans Electron Devices,1985,32(1):2-6.

[4]蘇延芳，劉英坤.Trench MOSFET 的研究與進(jìn)展[J].半導(dǎo)體技術(shù),2007(4):277-280.

[5]姚豐，何杞鑫，方邵華.一種新型低壓功率 MOSFET 結(jié)構(gòu)分析[J].半導(dǎo)體技術(shù)，2005，30(11):53-56.

意法半導(dǎo)體發(fā)布 2-40 A 1200 V SiC JBS 二極管

意法半導(dǎo)體 （以下簡(jiǎn)稱 ST） 近期發(fā)布了一款 2-40 A 1200 V 的 SiC JBS 二極管，具有高轉(zhuǎn)換率、高回收率、恒溫特性，廣泛用于碳化硅技術(shù)領(lǐng)域。

ST 表示，SiC 二極管工藝線生產(chǎn)的器件具有最佳的正向電壓（VF最低），設(shè)計(jì)人員可通過使用低額定電流和低成本的二極管實(shí)現(xiàn)高有效性和可靠性的電路設(shè)計(jì)。因此，SiC技術(shù)有望向?qū)Τ杀靖舾械膽?yīng)用領(lǐng)域突破，例如光伏、工業(yè)馬達(dá)驅(qū)動(dòng)、家用電器和電源適配器等。

與此同時(shí)，性能導(dǎo)向型應(yīng)用對(duì) SiC 的效能、重量、尺寸和熱性能都有極高要求。ST 的 SiC JBS 二極管通過低 VF達(dá)到效能優(yōu)勢(shì)，在蓄電池（OBC）和混動(dòng)/電動(dòng)（PHEV/EV）插電式充電樁等汽車設(shè)備領(lǐng)域具有競(jìng)爭(zhēng)力。另一方面，該二極管在通訊、供電、高功率工業(yè)化開關(guān)電源（SMPS）、電動(dòng)機(jī)、不間斷電源（UPS）和大型光伏轉(zhuǎn)換器等領(lǐng)域的電性能表現(xiàn)都非常好。該 SiC JBS 二極管 VF達(dá)到最低，還能降低器件工作溫度，延長(zhǎng)工作壽命。 （編譯 李星悅）

原 文 鏈 接 ：http://www.semiconductor-today.com/news_ items/2017/may/st_110517.shtml

新加坡科學(xué)技術(shù)研究院開發(fā)出可用于光學(xué)器件批量生產(chǎn)的混合硅激光器

在硅晶圓上生產(chǎn)半導(dǎo)體激光器一直以來是半導(dǎo)體行業(yè)的目標(biāo)，這種制造工藝向來極具挑戰(zhàn)性。近日，新加坡科學(xué)技術(shù)研究院 A*STAR 開發(fā)出一種新穎的制造方法，成本低廉、過程簡(jiǎn)便且可擴(kuò)展性強(qiáng)。該混合硅激光器將 III-V 族半導(dǎo)體（如砷化鎵和磷化銦）的發(fā)光特性與當(dāng)前成熟的硅制造技術(shù)完美結(jié)合起來，可以將光子和微電子元件集成在單一硅芯片之中，從而獲得價(jià)格低廉、可大批量生產(chǎn)的光學(xué)器件。其應(yīng)用場(chǎng)景涵蓋從近距離數(shù)據(jù)通信到高速遠(yuǎn)距離光傳輸在內(nèi)的廣泛領(lǐng)域。

A*STAR 研究院的 Doris Keh-Ting Ng 及其同事開發(fā)了一種生產(chǎn)混合 III-V 半導(dǎo)體和絕緣體上硅光學(xué)微腔的方法，大大降低了制造工藝的復(fù)雜性，使器件結(jié)構(gòu)更加緊湊。此外，該工作首次使用了一種新型異質(zhì)核配置和集成制造工藝，將低溫 SiO2層間鍵合與雙硬掩模、單光刻圖案結(jié)合起來。

（編譯 趙博）

原 文 鏈 接 ：http://www.semiconductor-today.com/news_ items/2017/jun/a-star_190617.shtml

Control Method of Silicon Epitaxial Resistivity for 200 mm Trench MOSFET

SUN Jian,LIU Yong,TAN Weidong
（China Electronics Technology Group Corporation No.55 Research Institute,Nanjing 211111,China）

During the fabrication of200 mm MOSFET with Heavily-doped Arsenic,the high-temperature will cause the Arsenic ofsubstrate self-doped again,which may lowerthe resistivity offringe area ofthe EPIwafer. Resistivity of fringe area needs to be a little bithigher than thatof the center area during EPIprocess.With the offset controlling method,the deviation between 3 mm from edge of the EPI wafer and the center area are lowered to maintain performance uniformity within wafer.

self-doped effect;Offset-chart;H2-baked process

TN304.054

A

1681-1070 （2017）06-0036-05

孫 ?。?980—），男，江蘇泰州人，南京航空航天大學(xué)本科畢業(yè)，工程師，現(xiàn)在中國(guó)電子科技集團(tuán)公司第 55研究所國(guó)盛公司從事硅外延生產(chǎn)質(zhì)量管理工作。

2017-3-18