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基于FPGA的鍋爐水位控制器的設(shè)計(jì)

2017-05-11 09:02:18朱偉
科技創(chuàng)新與應(yīng)用 2017年1期
關(guān)鍵詞:鍋爐水位控制器

朱偉

摘 要:文章提出了一種基于VHDL語(yǔ)言和現(xiàn)場(chǎng)可編程門陣列(簡(jiǎn)稱FPGA)實(shí)現(xiàn)的鍋爐的水位控制器,不僅性能穩(wěn)定抗干擾能力強(qiáng)占用硬件資源少,結(jié)構(gòu)簡(jiǎn)單而且能夠在線配置系統(tǒng)參數(shù),能夠保障系統(tǒng)的正常運(yùn)行法,有利于器件性能的升級(jí)具有一定的實(shí)用價(jià)值。

關(guān)鍵詞:FPGA;鍋爐;水位;控制器

1 概述

鍋爐的水位控制精度不同對(duì)控制器的精度要求也不同,對(duì)精度要求不的鍋爐用水位檢測(cè)器和簡(jiǎn)單限位控制器就行了,而對(duì)于控制精度要求高的鍋爐需要精度高的控制??刂破鞯臉?gòu)成有很多種,采用單片機(jī)是較常見(jiàn)的控制方式,但是單片機(jī)系統(tǒng)構(gòu)成較為復(fù)雜并且抗干擾性能不易提高。也可以用通用的單回路調(diào)節(jié)器PLC進(jìn)行控制但是性能價(jià)格比不高。本系統(tǒng)采用有FPGA芯片的在線可編程控制器,不僅性能穩(wěn)定抗干擾能力強(qiáng)而且能夠在線配置系統(tǒng)參數(shù),能夠保障系統(tǒng)的正常運(yùn)行。該系統(tǒng)控制器硬件使用VHDL語(yǔ)言設(shè)計(jì)而成,以便調(diào)試維護(hù)和系統(tǒng)升級(jí),其控制算法采用PID控制算法使得控制器的精度提高。

2 系統(tǒng)的功能部件介紹

(1)水位檢測(cè)部件,主要由液位傳感器組成,用于測(cè)量鍋爐中液位的高低,將液位信號(hào)轉(zhuǎn)換成電壓信號(hào)輸出。

(2)信號(hào)放大部件,由于液位測(cè)量器輸出的電壓信號(hào)強(qiáng)度較弱,必須將信號(hào)放大后才能進(jìn)行遠(yuǎn)距離傳遞,信號(hào)放大部件將其放大并將信號(hào)傳送到距離鍋爐房較遠(yuǎn)的控制室內(nèi)的控制器控制器。

(3)控制調(diào)節(jié)部件,主要由控制器組成,其負(fù)責(zé)系統(tǒng)的各類控制信號(hào)的收集貯存運(yùn)算并且將處理好的信息流向外輸出以控制鍋爐中的水位。

(4)人機(jī)交互部件,該系統(tǒng)設(shè)置有操作員的操作開關(guān),既可以在系統(tǒng)發(fā)生故障時(shí)通過(guò)操作臺(tái)人為控制系統(tǒng)的正常運(yùn)行,也可以在系統(tǒng)正常運(yùn)行時(shí)人為的對(duì)系統(tǒng)進(jìn)行在線調(diào)試。

(5)驅(qū)動(dòng)執(zhí)行部件。由于控制器輸出的控制信號(hào)強(qiáng)度不能直接驅(qū)動(dòng)執(zhí)行部件必須進(jìn)行功率放大,本功率放大器主要由可控硅電路構(gòu)成。執(zhí)行部件由電控閥門組成,控制閥門的開度就能夠控制鍋爐的進(jìn)水量以調(diào)節(jié)水位。

3 控制邏輯各模塊功能的VHPL語(yǔ)言實(shí)現(xiàn)

3.1人機(jī)交互面板的VHDL語(yǔ)言

LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY FENG ISPORT(CP,CLR:IN STD_LOGIC;Q :OUT STD_LOGIC); END FENG; ARCHITECTURE FENG_ARC OF FENG IS BEGINPROCESS(CP,CLR) BEGINIF CLR='0'THEN Q<='0'; ELSIF CP'EVENT AND CP='0'THENQ<='1';ENDIF;ENDPROCESS;ENDFENG_ARC; ;USEIEEE.STD_LOGIC_1164.ALLENTITYSELISPORT(C

LK:INSENDSELARCHITECTURBEGIN PROCESS(CLK) VARIABLEE.STD_LOGIC_1164.ALLUSEIEEE.STD_LOGIC_UNSIGNED.

ALLNTITYCOUNTISPORT(CLK,EN:INH,L:OUTBEGINCLK'EVEN'

THENIFEN='1'THENIFELSIFLL=0THENLL1PROCESS;ENDCOUNT_

AREND DISP_ARC;

3.2 控制調(diào)節(jié)器的VHDL語(yǔ)言

LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALLENTITY LOCKB IS PORT(D1,D2,D3,D4:IN STD_LOGIC; CLK,CLR:IN STD_LOGIC; Q1,Q2,Q3,Q4,ALM:OUT STD_LOGIC); END LOCKB;ARCHITECTURELOCK_ARCOFLOCKBGIN PROCESS(CLK) BEGIN F ENQ1<='0'; Q2<='0'; Q3<='0Q4<='0ALM<='0';LOCKB ELSIFCLK'EVENTANDCLK='1'THEN Q1<=D1;Q2ALM<='1ENDIFENDPROCESSENDLOCK_ARIBRARIEEEUSE EE.STD_LOGIC_1164.ALL; ENTITY CH31A ISPORT(SEL:IN STD_LOGIC_VECTOR(2 DOWNTO 0) D1,D2,D3:IN STD_LOGIC_VECTOR(3 DOWNTO 0) Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) END CH31A ARCHITECTURE CH31_ARC OF CH31A ISBEGINPROCESS(SEL,D1,D2,D3) BEGINCASESELIS WHEN ;WHENENDCASE;ENDPROCESSENDCH31_ARCLIBRARYIEEE;USEEEE.STD_LOGIC_1164.ALENTITYDISPISPORT(D:INSTD_LOGIC_VECTOR(3DOWNTO0DOWNTO0));ENDDISPRCHITECTUREDISP_ARCDISPBEGINPROCESS(D)CASEWHEN OTHERS=>QEND PROCESS; END DISP_ARC

3.3 PID算法的VHDL語(yǔ)言

LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALLENTITYPIDCH41AISPORT(D1,D2,D3,D4:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(3DOWNTO 0)) END CH41A ARCHITECTURE CH41_ARCOFCH41ASBPIDEGINPROCESS(D1,D2,D3,D4)VARIPIDABLE :STD_LOGIC_VECTPIDOR(3DOWNTO0)BEGINTMP:=D1&D2&D3&D4;CASETMPISWHEN <="0001"WHEN "1011"=>Q<="0010"; WHEEND CASE END PROCESS; END CHPID_ARC

3.4 電控閥門控制的VHDL語(yǔ)言

LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALENTITYCH1AISP

ORT(SEL:IN STD_LOGIC_VECTOR(2 DOWNTO 0) D1,D2,D3:IN STD_LOGIC_VECTOR(3 DOWNTO 0); Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ENDCH31A;RCHITECTURE CH31_A

RC OFCH31ASBEGINPROCESS(SEL,D1,D2,D3)EGINCASESELIS WHEN WHENWHEN END CASE END PROCES END CH31_ARC

4 結(jié)束語(yǔ)

本系統(tǒng)采用FPGA作控制單元鍋爐中水位的控制情度較高,成本低且控制效率高,能夠滿足大部分鍋爐的控制要求。實(shí)際應(yīng)用中,鍋爐容積越大則控制參數(shù)的貫性越大,用簡(jiǎn)單的PID控制可能難以滿足精度要求,如果超調(diào)幅度過(guò)大本,系統(tǒng)可以根據(jù)現(xiàn)場(chǎng)實(shí)際在線調(diào)整和增加其它控制算法,本系統(tǒng)可以很方便快捷地調(diào)整控制參數(shù)以達(dá)到精度要求。

參考文獻(xiàn)

[1]姜雪松,吳鈺淳.VHDL設(shè)計(jì)實(shí)例與仿真[M].機(jī)械工業(yè)出版社,2007.

[2]羅朝霞,高書莉.CPLD/FPGA設(shè)計(jì)及應(yīng)用[M].北京:人民郵電出版社,2007.

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