蔡江錚，袁 甲，陳黎明，黑 勇

(中國科學院微電子研究所 智能感知中心，北京100029)

應(yīng)用反短/窄溝效應(yīng)優(yōu)化亞閾值SRAM單元

蔡江錚，袁 甲，陳黎明，黑 勇

(中國科學院微電子研究所 智能感知中心，北京100029)

為緩解傳統(tǒng)存儲器單元尺寸設(shè)計方法在亞閾值區(qū)引入的面積和外圍電路開銷問題，采用晶體管的反短溝效應(yīng)和反窄溝效應(yīng)改進傳統(tǒng)方法，不僅解決了亞閾值電壓下單元面積和外圍輔助電路開銷過大的問題，還進一步提升了單元的噪聲容限和讀寫速度.以10管靜態(tài)隨機存儲器單元為研究對象，基于中芯國際130 nm工藝進行物理實現(xiàn)，測試結(jié)果表明，相比于傳統(tǒng)方法，所提出的尺寸設(shè)計方法節(jié)省單元面積開銷76%，提升靜態(tài)噪聲容限30.5%，使靜態(tài)隨機存儲器能穩(wěn)定地在0.32 V的電壓下工作.關(guān)鍵詞: 亞閾值；靜態(tài)隨機存儲器；尺寸設(shè)計；反窄溝效應(yīng)；反短溝效應(yīng)

隨著諸如醫(yī)療電子、無線傳感節(jié)點等應(yīng)用的興起，低功耗芯片受到了越來越廣泛的關(guān)注.這類芯片對性能要求不高，但對功耗要求苛刻.靜態(tài)隨機存儲器(SRAM)作為芯片的重要組成部分，大程度上影響著芯片的面積和功耗，因此其功耗的優(yōu)化成了芯片功耗優(yōu)化的關(guān)鍵所在.當電壓在亞閾值區(qū)附近時，SRAM會出現(xiàn)最優(yōu)能耗點[1].然而，亞閾值電壓下，常規(guī)6管單元的噪聲容限和讀寫能力會嚴重惡化，導致SRAM不能工作.所以，設(shè)計者提出了各種新的單元和外圍電路結(jié)構(gòu).新型的單元結(jié)構(gòu)，比如8管單元[2-5]，9管單元[6]和10管單元[7-9]，通過加入額外的晶體管將讀寫操作分離，使SRAM能工作在亞閾值區(qū).然后再對單元進行尺寸調(diào)整以增大噪聲容限和讀寫能力，使SRAM在亞閾值區(qū)的工作狀態(tài)更加穩(wěn)定.但是傳統(tǒng)的尺寸調(diào)整法在亞閾值區(qū)存在面積開銷過大的問題,為緩解該問題，一些輔助的外圍電路技術(shù)被提了出來.例如，虛地技術(shù)[6,8-10]和虛電源技術(shù)[10]可以在付出較小單元面積的代價下，保證亞閾值區(qū)性能.然而，這些技術(shù)不僅導致了額外的外圍電路開銷，同時也引起了單元穩(wěn)定性惡化等問題.

本文針對傳統(tǒng)方法在改善亞閾值區(qū)SRAM性能上存在的局限性，提出了利用亞閾值區(qū)晶體管的反短溝效應(yīng)和反窄溝效應(yīng)去提升SRAM性能的方法，從而避免了不必要的面積和電路開銷.同時將上述方法應(yīng)用在亞閾值單元的尺寸設(shè)計上，測試結(jié)果表明,該方法有效地提升SRAM的噪聲容限，并且加強其讀寫能力，在付出較小的代價下保證了SRAM在亞閾值區(qū)的性能.

1 提升SRAM單元性能的傳統(tǒng)方法

1.1 設(shè)計采用的單元結(jié)構(gòu)

圖1是設(shè)計中的10管SRAM單元，包含3個組成部分：兩個背靠背反相器組成的反饋環(huán)電路(M1,M2,M3,M4)，兩個存取晶體管(M5,M6)組成的寫入晶體管對，一個讀出電路(M7,M8,M9,M10).當對單元進行寫操作時，寫字線WWL被使能(M5和M6開啟)，寫位線上的數(shù)據(jù)可以灌入反饋環(huán)電路中，從而改寫內(nèi)部數(shù)據(jù).當進行讀操作時，讀字線RWL被使能，讀位線RBL的電平會隨著內(nèi)部存儲的數(shù)據(jù)進行變化.由于此單元隔離了讀寫操作，使讀噪聲容限和保持噪聲容限大小相同.因此，SRAM噪聲容限的優(yōu)化只需要考慮保持噪聲容限.

圖1 10管亞閾值SRAM單元

1.2 傳統(tǒng)的提升SRAM單元性能的方法

SRAM單元的數(shù)據(jù)保持功能是通過背靠背的反相器實現(xiàn)的，因此，為了使單元能最穩(wěn)定地保持數(shù)據(jù)，每個反相器都要工作在最優(yōu)的噪聲容限下.使單個反相器獲得最優(yōu)噪聲容限的傳統(tǒng)做法是，先把NMOS和PMOS的溝道長度固定為最小溝道長度，再調(diào)整NMOS和PMOS的寬度比(Wp/Wn)，從而匹配兩者的驅(qū)動能力.

圖2顯示了室溫下(25 ℃)，傳統(tǒng)尺寸調(diào)整方法在不同電壓下寬度比的變化趨勢.從全局觀察，寬度比隨電壓降低呈增長趨勢.同時，其增長率在不同工藝角下有明顯差別.產(chǎn)生這個趨勢的原因在于：PMOS與NMOS驅(qū)動能力的差距隨電壓降低而加大，不同的工藝角又會影響這個差距的數(shù)值.最終，低電壓下PMOS需要付出不同的面積代價去匹配NMOS的驅(qū)動能力.室溫下，最惡劣的寬度比出現(xiàn)在電壓為0.2 V，工藝角為FNSP的條件下.此時數(shù)值為93左右，消耗了大量面積.此外，溫度對寬度比也有著不可忽略的影響.引入溫度因素后，傳統(tǒng)的尺寸調(diào)整方法會帶來如圖3所示的變化.隨著溫度的降低(80 ℃，25 ℃，-40 ℃)，尺寸開銷加劇.在-40 ℃和80 ℃下，最壞情況依舊出現(xiàn)在0.2 V電壓，F(xiàn)NSP工藝角下，此時寬度比分別達到300和45.

巨大的尺寸開銷不僅會導致漏電的增加，也會影響電路在亞閾值區(qū)的功能.而且，由于亞閾值區(qū)晶體管電流與閾值成指數(shù)關(guān)系，所以微小的閾值變化都能帶來顯著的電流變化，從而導致寬度比發(fā)生進一步偏移[11].因此，為維持SRAM單元在亞閾值區(qū)的噪聲容限，采用傳統(tǒng)的尺寸調(diào)整法會使得單元的反饋環(huán)付出更大的面積代價.

圖2 室溫下寬度比隨電壓和工藝角的變化趨勢

圖3 不同溫度和工藝角下寬度比的變化趨勢

與此同時，單元的寫能力受上拉晶體管和存取晶體管的相對強度影響，當使用大尺寸的上拉晶體管(M2,M4)時，存取晶體管(M5,M6)的尺寸會相應(yīng)增大以保證寫能力，從而又增大了單元面積.因此，許多學者提出了各種方案：比如在存取晶體管上加上高電壓的字線電平以增強晶體管的導通能力，或者降低要寫入單元的供電電壓，使得上拉晶體管的能力變?nèi)?，從而降低尺寸開銷.但是這兩種方法都需要額外的布線開銷和供電電路，會產(chǎn)生多余的功耗[11]，同時也會影響SRAM陣列中半選單元的穩(wěn)定性，導致SRAM不能穩(wěn)定工作.所以，外圍輔助電路雖然一定程度上能改善傳統(tǒng)尺寸調(diào)整方法的劣勢，但也會帶來電路和功耗開銷并導致其他問題的產(chǎn)生.

2 設(shè)計中采用的提升亞閾值SRAM單元性能的方法

綜上分析可知，在亞閾值區(qū)，傳統(tǒng)的尺寸調(diào)整方法會付出很大的面積和電路代價，而且所能獲得的降電壓空間也不理想.在低電壓下晶體管有兩種效應(yīng)：反短溝效應(yīng)(RSCE)和反窄溝效應(yīng)(RNCE).將這兩種效應(yīng)應(yīng)用到單元尺寸的調(diào)節(jié)上，可以在保證面積開銷降低的前提下，有效提高單元的性能.

2.1 反短溝效應(yīng)和反窄溝效應(yīng)

反短溝效應(yīng)和反窄溝效應(yīng)的出現(xiàn)歸因于晶圓生產(chǎn)過程中采用的HALO技術(shù)和STI技術(shù).這兩種技術(shù)被用以緩和漏感應(yīng)勢壘降低效應(yīng)(DIBL).然而，DIBL效應(yīng)在低電壓下會減弱，此時HALO技術(shù)和STI技術(shù)就會帶來反短溝效應(yīng)[12-13]和反窄溝效應(yīng).由于這兩個效應(yīng)在低電壓時才會突顯，所以傳統(tǒng)方法進行尺寸調(diào)整時忽略了這兩個效應(yīng)，而本文著重將其引入到晶體管尺寸調(diào)整方法中，以達到優(yōu)化低電壓下晶體管尺寸開銷的目的.圖4,5分別為0.3 V電壓下反短溝效應(yīng)和反窄溝效應(yīng)對晶體管電流的影響.由圖4,5可知，在一定范圍內(nèi)，PMOS存在明顯的反短溝效應(yīng)，其電流隨溝道長度增加而變大；而NMOS存在明顯的反窄溝效應(yīng)，其電流隨寬度增加而減小.

圖4 反短溝效應(yīng)對晶體管電流的影響

圖5 反窄溝效應(yīng)對晶體管電流的影響

考慮NMOS和PMOS的反窄溝效應(yīng)和反短溝效應(yīng)后，在定寬度比時，相比于傳統(tǒng)方法，溝道長度不再固定于最小溝道長度，而是選取一個在亞閾值區(qū)具有明顯反短溝效應(yīng)的長度值.在此溝道長度的作用下，不同電壓下具有相同驅(qū)動能力的NMOS和PMOS寬度比相比傳統(tǒng)方法會發(fā)生變化.圖6為應(yīng)用反短溝效應(yīng)和反窄溝效應(yīng)后，室溫(25 ℃)下，寬度比隨電壓變化的趨勢，與采用傳統(tǒng)方法的圖2比較可知：正常電壓下，采用本方法設(shè)計的寬度比會增大；然而，當電壓降低到亞閾值后，晶體管的尺寸開銷大大降低，在0.2 V 和FNSP工藝角下，寬度比只為24左右，約為傳統(tǒng)方法尺寸開銷的25%.出現(xiàn)這種現(xiàn)象的原因在于，正常電壓下晶體管沒有反短溝效應(yīng)和反窄溝效應(yīng)，本文所選取的溝道長度值會造成PMOS和NMOS驅(qū)動能力的差距比傳統(tǒng)方法更大，導致PMOS必須付出更大的面積開銷去匹配NMOS；而在低電壓下，反短溝效應(yīng)和反窄溝效應(yīng)的出現(xiàn)會有效地作用于晶體管，進而顯著地降低寬度比.因此，在低電壓下進行晶體管的尺寸設(shè)計時，反短溝效應(yīng)和反窄溝效應(yīng)的應(yīng)用能大幅優(yōu)化寬度比，提升性能.

將溫度因素引入本文方法后，從全局觀察，寬度比依舊呈現(xiàn)類似于傳統(tǒng)方法的隨電壓和溫度的降低而上升的趨勢，但是上升速率明顯放緩，如圖7所示.最惡劣的情況仍然出現(xiàn)在FNSP工藝角，電壓為0.2 V的條件下，此時3個溫度下的寬度比分別為51，24和15.相比圖3的傳統(tǒng)方法，寬度比分別為傳統(tǒng)方法的16.7%,25.0%,33.3%.因此,本文方法相比傳統(tǒng)方法在低電壓下對面積的優(yōu)化非常顯著，特別是考慮溫度因素后，在越低的溫度下越有優(yōu)化效果.

圖6 應(yīng)用RSCE和RNCE后寬度比變化

圖7 不同溫度和工藝角下寬度比變化

2.2 反短溝效應(yīng)和反窄溝效應(yīng)在亞閾值單元中的應(yīng)用

本文基于新的尺寸調(diào)整方法進行了亞閾值SRAM單元的設(shè)計，用以驗證該方法的有效性.根據(jù)NMOS和PMOS所具有的反短溝和反窄溝特性，對10管SRAM單元進行了如圖8所示的尺寸調(diào)整.

圖8 反短溝和反窄溝在單元中的應(yīng)用

為提高亞閾值區(qū)的保持噪聲容限，需要匹配背靠背反相器中PMOS和NMOS的驅(qū)動能力.由于PMOS的反短溝效應(yīng)明顯，所以加長PMOS的溝道長度，以增強其驅(qū)動能力.而NMOS的反窄溝效應(yīng)明顯，因此增大NMOS的寬度，以削弱其驅(qū)動能力，從而與PMOS的匹配度更高.在設(shè)計中PMOS采用2倍的最小溝道長度以獲得1.45倍的驅(qū)動電流，NMOS采用較大的寬度(W=300 nm)以更加匹配PMOS.在0.3 V電壓下，對傳統(tǒng)SRAM單元和本文設(shè)計的SRAM單元做了10 000次的蒙特卡羅分析，如圖9所示. 圖9表明，傳統(tǒng)SRAM單元(黑色曲線)平均的保持噪聲容限是84.8 mV，方差16.5，而本文SRAM單元(紅色曲線)，平均保持噪聲容限是110.7 mV，方差11.8，兩項指標分別提升30.5%和28.48%.

同時，存取晶體管M5和M6采用最小寬度以提高SRAM的寫能力.在此寬度下，M5和M6因反窄溝效應(yīng)產(chǎn)生的驅(qū)動能力相當于晶體管在1.32 um寬度下的驅(qū)動能力，如圖10所示.同理，讀出路徑M7，M8，M9也采用最小的寬度，用以加快讀出速度，提高性能.因此，本文提出的尺寸調(diào)整方法，在付出較小面積和電路代價的同時，又能有效地提高低電壓下的讀寫能力，提升SRAM整體性能.

2.3 面積比較結(jié)果

在相同噪聲容限和讀寫能力的條件下，歸一化比較0.3 V電壓下傳統(tǒng)方法和本文方法的面積消耗.本文的方法不局限于特定的工藝節(jié)點，所以利用傳統(tǒng)和本文方法分別設(shè)計了130 nm和65 nm的SRAM單元.

在130 nm工藝下，把傳統(tǒng)方法付出的單元面積總代價視為1，則使用本文提出的方法，尺寸為0.24，面積開銷顯著降低,結(jié)果見表1.在65 nm工藝下，把傳統(tǒng)方法付出的單元面積總代價視為1，則使用本文提出的方法，尺寸為0.25，面積開銷同樣減小75%，所以此方法對面積的優(yōu)化是通用的，不受工藝節(jié)點限制，結(jié)果見表2.

圖9 6管單元和本文單元的噪聲容限比較

圖10 不同寬度的NMOS的驅(qū)動能力

表1 130 nm工藝下傳統(tǒng)方法和本文方法比較

表2 65 nm工藝下傳統(tǒng)方法和本文方法比較

2.4 測試結(jié)果

將本文的10管SRAM在中芯國際130 nm工藝下進行流片，裸片如圖11所示.所有的PAD都采用模擬PAD，以保證低電壓信號的傳輸.

圖11 SRAM芯片裸片

最終測試結(jié)果表明，寫操作的最低電壓為0.3 V，讀操作的最低工作電壓為0.32 V，此時的工作頻率為800 kHz，功能如圖12所示.本文與同類型的低電壓SRAM進行了較為全面的比較，結(jié)果見表3.

由于本文的SRAM有更充分的噪聲容限和讀寫能力，所以具有更優(yōu)的降壓空間，相比于參照的SRAM可以達到更低的操作電壓，而且在性能和能耗上也具有優(yōu)勢.

圖12 亞閾值SRAM芯片功能

表3 與同類型芯片比較結(jié)果

3 結(jié) 論

1)研究了傳統(tǒng)尺寸調(diào)整方法在亞閾值區(qū)的局限性，分析了其在低電壓下引入的額外面積和電路開銷問題.

2)通過對反短溝效應(yīng)和反窄溝效應(yīng)的研究，將其引入到低電壓的尺寸設(shè)計方法中，在保證性能的同時，有效節(jié)省面積開銷，降低電路復雜度.

3)基于新的尺寸設(shè)計方法，設(shè)計了亞閾值SRAM單元，改善了其在低電壓下的噪聲容限和讀寫能力.測試結(jié)果表明，SRAM能在0.32 V的低壓下以800 kHz的頻率穩(wěn)定工作，其中讀操作的最低電壓為0.32 V，而寫操作的最低電壓為0.3 V，此時噪聲容限提升30.5%.

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(編輯 張 紅)

Optimization of SRAM cell by utilizing reverse short channel and reverse narrow channel effect

CAI Jiangzheng, YUAN Jia, CHEN Liming, HEI Yong

(Smart Sensing R&D Centre, Institute of Microelectronics of Chinese Academy of Sciences, Beijing 100029, China)

To mitigate the cost of additional area and peripheral circuit, which is caused by conventional dimension adjusting way in the subthreshold region, the reverse short-channel and the reverse narrow-channel effect are applied to improve the conventional way. Hence, the additional cost of area and peripheral circuit is reduced, and noise margin of the Static Random Access Memory is also enhanced. In addition, the reading and writing performance is simultaneously optimized. A 10-T Static Random Access Memory cell is fabricated in 130 nm process, and test results show that the effects implemented in the cell can save about 76% of area consumption, and facilitate 30.5% enhancement in the noise margin compared with the conventional way. Consequently, the SRAM can function steadily under the voltage of 0.32 V.

subthreshold; Static Random Access Memory; dimension adjusting; reverse short-channel effect; reverse narrow-channel effect

10.11918/j.issn.0367-6234.201511108

2015-11-30

國家自然科學基金(61306039)；中科院戰(zhàn)略性先導科技專項基金(XDA06020401)

蔡江錚(1989—)，男，博士研究生； 黑 勇(1974—)，男，研究員，博士生導師

蔡江錚，caijiangzheng@ime.ac.cn

TN784

A

0367-6234(2017)04-0061-05