張陽(yáng)　施辰光

摘要：隨著半導(dǎo)體行業(yè)的飛速發(fā)展和芯片工作頻率的不斷提高，芯片的功耗迅速增加，而功耗增加導(dǎo)致芯片發(fā)熱影響設(shè)計(jì)的可靠性，增加了散熱設(shè)計(jì)成本。因此，功耗已經(jīng)成為電路設(shè)計(jì)中需要重要考慮的環(huán)節(jié)。本文圍繞FPGA功耗的組成，從芯片靜態(tài)功耗、設(shè)計(jì)靜態(tài)功耗、設(shè)計(jì)動(dòng)態(tài)功耗三個(gè)方面出發(fā)，分析影響FPGA功耗的因素。最后提出了FPGA低功耗設(shè)計(jì)方法。

關(guān)鍵詞：功耗、FPGA、低功耗設(shè)計(jì)

中圖分類(lèi)號(hào)：TP391 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1009-3044（2017）05-0226-02

Abstrat： With the rapid development of semiconductor technology and higher chip operating frequencies， power consumption of chip increases rapidly， leading to lower reliability and higher expenses on low power consumption design. Therefore， power consumption becomes an essential consideration in circuit design. Based on the composition and principle of FPGA power loss， this article analyzes the factors on FPGA power dissipation from three major aspects as follows： chip static power consumption， design static power consumption and design dynamic power consumption. Finally， this article provides some methods to reduce the power consumption of FPGA.

Key words： power consumption， FPGA， Low power consumption design of FPGA

隨著集成電路的飛速發(fā)展，人們對(duì)電子產(chǎn)品，尤其是便攜式電子產(chǎn)品的需求越來(lái)越大。電子產(chǎn)品的集成度越來(lái)越高，運(yùn)算速度越來(lái)越快，這使得設(shè)計(jì)者必須考慮功耗以延長(zhǎng)電池的使用壽命和電子產(chǎn)品的運(yùn)行時(shí)間。很多設(shè)計(jì)選擇會(huì)影響到系統(tǒng)的功耗。

1 FPGA功耗的組成

整個(gè)FPGA設(shè)計(jì)的總功耗由三部分組成：芯片靜態(tài)功耗、設(shè)計(jì)靜態(tài)功耗、設(shè)計(jì)動(dòng)態(tài)功耗。

芯片靜態(tài)功耗：FPGA在上電后還未配置時(shí)，主要由晶體管的泄露電流所消耗的功耗。設(shè)計(jì)靜態(tài)功耗：當(dāng)FPGA配置完成后，當(dāng)設(shè)計(jì)還未啟動(dòng)時(shí)，需要維持I/O的靜態(tài)電流，時(shí)鐘管理和其它部分電路的靜態(tài)功耗。設(shè)計(jì)動(dòng)態(tài)功耗：FPGA內(nèi)設(shè)計(jì)正常啟動(dòng)后，設(shè)計(jì)的功耗；這部分功耗的多少主要取決于芯片所用電平，以及FPGA內(nèi)部邏輯和布線(xiàn)資源的占用。

2 功耗形成分析

芯片靜態(tài)功耗由漏電流引起。漏電流是芯片無(wú)論上電或靜止?fàn)顟B(tài)都一直存在的電流，來(lái)源于晶體管的三個(gè)極。它分兩部分，一部分是來(lái)自源極到漏極的泄漏電流，另一部分來(lái)自柵極到襯底的泄漏電流。漏電流與晶體管的溝道長(zhǎng)度和柵氧化物的厚度成反比。源極到漏極的泄漏電流是主要原因。MOS管在關(guān)斷時(shí)，溝道阻抗很大，但只要芯片供電就存在源極到漏極的泄漏電流[1]。設(shè)計(jì)靜態(tài)功耗是FPGA配置完成后，當(dāng)設(shè)計(jì)還未啟動(dòng)時(shí)，需要維持I/O的靜態(tài)電流，時(shí)鐘管理和其他部分電路的靜態(tài)功耗。設(shè)計(jì)動(dòng)態(tài)功耗是FPGA內(nèi)設(shè)計(jì)正常啟動(dòng)后，存儲(chǔ)器，內(nèi)部邏輯，時(shí)鐘，I/O消耗的功耗。這部分功耗占總功耗的90%左右，因此降低設(shè)計(jì)動(dòng)態(tài)功耗是降低整個(gè)系統(tǒng)功耗的關(guān)鍵因素。

3 FPGA發(fā)熱定量分析

4 FPGA低功耗設(shè)計(jì)

FPGA低功耗設(shè)計(jì)主要從兩方面考慮：算法優(yōu)化和FPGA資源使用效率優(yōu)化。

4.1 算法優(yōu)化

首先肯定需要設(shè)計(jì)一種最優(yōu)化的算法實(shí)現(xiàn)結(jié)構(gòu)，設(shè)計(jì)一種最優(yōu)化的結(jié)構(gòu)，使資源占用達(dá)到最少，當(dāng)然功耗也能降到最低，但是還需要保證性能，使FPGA設(shè)計(jì)在面積和速度上都能兼顧。比如在選擇采用流水線(xiàn)結(jié)構(gòu)還是狀態(tài)機(jī)結(jié)構(gòu)時(shí)，流水線(xiàn)結(jié)構(gòu)同一時(shí)間所有的狀態(tài)都在持續(xù)工作，而狀態(tài)機(jī)結(jié)構(gòu)只有一個(gè)狀態(tài)是使能的，顯而易見(jiàn)流水線(xiàn)結(jié)構(gòu)的功耗更大，但其數(shù)據(jù)吞吐率和系統(tǒng)性能更優(yōu)，因此需要合理選其一，使系統(tǒng)能在面積和速度之間得到平衡。

另一個(gè)層面是具體的實(shí)現(xiàn)方法，設(shè)計(jì)中所有吸收功耗的信號(hào)當(dāng)中，時(shí)鐘是罪魁禍?zhǔn)?。雖然時(shí)鐘可能運(yùn)行在100MHz，但從該時(shí)鐘派生出的信號(hào)卻通常運(yùn)行在主時(shí)鐘頻率的較小分量（通常為12%～15%）。此外，時(shí)鐘的扇出一般也比較高。這兩個(gè)因素顯示，為了降低功耗，應(yīng)當(dāng)認(rèn)真研究時(shí)鐘。首先，如果設(shè)計(jì)的某個(gè)部分可以處于非活動(dòng)狀態(tài)，則可以考慮禁止時(shí)鐘樹(shù)翻轉(zhuǎn)，而不是使用時(shí)鐘使能。時(shí)鐘使能將阻止寄存器不必要的翻轉(zhuǎn)，但時(shí)鐘樹(shù)仍然會(huì)翻轉(zhuǎn)，消耗功率。其次，隔離時(shí)鐘以使用最少數(shù)量的信號(hào)區(qū)。不使用的時(shí)鐘樹(shù)信號(hào)區(qū)不會(huì)翻轉(zhuǎn)，從而減輕該時(shí)鐘網(wǎng)絡(luò)的負(fù)載。進(jìn)而達(dá)到降低功耗的目的。

4.2 FPGA資源使用效率優(yōu)化

資源使用效率優(yōu)化是介紹一些在使用FPGA內(nèi)部的一些資源如BRAM，DSP48E1時(shí)，可以?xún)?yōu)化功耗的方法。FPGA動(dòng)態(tài)功耗主要體現(xiàn)為存儲(chǔ)器、內(nèi)部邏輯、時(shí)鐘、I/O消耗的功耗。

其中存儲(chǔ)器是功耗大戶(hù)，如xilinx FPGA中的存儲(chǔ)器單元Block RAM，因此在這里主要介紹對(duì)BRAM的功耗優(yōu)化方法。設(shè)計(jì)中主要通過(guò)以下三種方法優(yōu)化：1、使用“NO CHANGE”模式：在BRAM配置成True Dual Port時(shí)，需要選擇端口的操作模式：“Write First”，“Read First”or“NO CHANGE”，避免讀操作和寫(xiě)操作產(chǎn)生沖突。其中“NO CHANGE”表示BRAM不添加額外的邏輯防止讀寫(xiě)沖突，因此能減少功耗，但是設(shè)計(jì)者需要保證程序運(yùn)行時(shí)不會(huì)發(fā)生讀寫(xiě)沖突。2、控制“EN”信號(hào)：BRAM的端口中有clock enable信號(hào)，在端口設(shè)置中可以將其使能，模塊化時(shí)將其與讀/寫(xiě)信號(hào)連接在一起，如此優(yōu)化可以使BRAM在沒(méi)有讀/寫(xiě)操作時(shí)停止工作，節(jié)省不必要的功耗。3、比深度：當(dāng)設(shè)計(jì)中使用了大量的存儲(chǔ)器時(shí)，需要多塊BRAM拼接而成，如需要深度32K，寬度32-bit，32K*32Bit的存儲(chǔ)量，但是單塊BRAM如何配置是個(gè)問(wèn)題。7 series FPGA中是36Kb的BRAM，其中一般使用32Kb容量，因此可以配置成32K*1-bit或者1K*32-bit，多塊BRAM拼接時(shí)，前者是“拼寬度”，后者是“拼深度”。兩種結(jié)構(gòu)在工作時(shí)，“拼寬度”結(jié)構(gòu)所有的BRAM需要同時(shí)進(jìn)行讀寫(xiě)操作；而“拼深度”結(jié)構(gòu)只需要其中一塊BRAM進(jìn)行讀寫(xiě)，因此在需要低功耗的情況下采用“拼深度”結(jié)構(gòu)。

5 總結(jié)

通過(guò)上面的分析，了解了FPGA功率損耗的相關(guān)原理和影響功耗的關(guān)鍵因素。設(shè)計(jì)者可以通過(guò)文中介紹的方法，在FPGA設(shè)計(jì)中實(shí)現(xiàn)低功耗。

參考文獻(xiàn)：

[1] 韓雪.FPGA功耗概念與低功耗設(shè)計(jì)研究[J].單片機(jī)與嵌入式系統(tǒng)應(yīng)用，2010（7）.

[2] 何艷霞.FPGA低功耗的設(shè)計(jì)研究[J].楚雄師范學(xué)院學(xué)報(bào)，2012（4）.