周 珊，楊雅雯，王金波

(中國科學院 空間應(yīng)用工程與技術(shù)中心，北京 100094)

航天高可靠FPGA測試技術(shù)研究

周 珊，楊雅雯，王金波

(中國科學院 空間應(yīng)用工程與技術(shù)中心，北京 100094)

FPGA由于強實時性，在航天等高可靠系統(tǒng)中應(yīng)用非常廣泛，從最初的接口時序控制到現(xiàn)在代替大部分CPU足以證明它的影響力。它的測試方法既獨立于傳統(tǒng)CPU測試，又有別于芯片的測試?；诤教旄呖煽縁PGA系統(tǒng)的重要性，對FPGA系統(tǒng)測試的需求尤為迫切。結(jié)合軟件測試方法和FPGA產(chǎn)品自身特點，研究了FPGA測試需求抽取方法及特有的測試要求，分析了靜態(tài)測試(跨時鐘域分析、代碼規(guī)則檢查，靜態(tài)時序分析)、動態(tài)仿真測試(前仿真，布局布線后仿真，三模冗余仿真驗證)、物理測試(芯片級物理測試、目標板級物理測試、最小系統(tǒng)板級物理測試)三大類測試方法的測試機理及適用范圍，形成了一套實用的FPGA測試技術(shù)。目前該FPGA測試技術(shù)已成功應(yīng)用于多個航天高可靠FPGA產(chǎn)品的測試中，發(fā)現(xiàn)了很多引起功能失效的重大問題，并對其中常見的問題給予歸類總結(jié)。

FPGA測試技術(shù)；測試需求分析；靜態(tài)測試；動態(tài)仿真測試；物理測試

0 引 言

FPGA是在可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。作為專用集成電路領(lǐng)域中的一種半定制電路，既克服了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點，使用非常靈活。由于靈活性高，涉及周期短，成本低，風險小，功耗低等優(yōu)勢，F(xiàn)PGA成為電子設(shè)計領(lǐng)域中最具活力和發(fā)展前途的一項技術(shù)，在通信、數(shù)據(jù)處理、網(wǎng)絡(luò)、儀器、工業(yè)控制、軍事和航空航天等領(lǐng)域得到了廣泛應(yīng)用。

隨著FPGA的廣泛應(yīng)用，其可靠性變得越來越突出，尤其在航空航天領(lǐng)域，越來越多的基于FPGA的應(yīng)用系統(tǒng)在運行過程中發(fā)生一些異常狀況，導致下行到地面的數(shù)據(jù)出錯或者單次任務(wù)失敗。如果在地面測試過程中，針對各種正常異常的測試場景以及功能路徑時序路徑進行全面覆蓋，則會大大減少錯誤或風險的發(fā)生。目前對于FPGA的驗證技術(shù)在業(yè)界還沒有統(tǒng)一標準，所以有必要研究一套切實可行且經(jīng)過大量工程檢驗的測試方法。

1 現(xiàn) 狀

FPGA產(chǎn)品與其他嵌入式軟件產(chǎn)品相比具備以下特點：

(1)需要從代碼編碼風格，時鐘與復位設(shè)計的方法，代碼可綜合性規(guī)則等方面檢查編碼的規(guī)范性。

(2)需要分析異步信號是否有合理的同步處理方式以及跨時鐘域信號如果出現(xiàn)亞穩(wěn)態(tài)現(xiàn)象后是否有合理的保護機制。

(3)需要從三種工況下分析所有時序路徑的建立保持時間是否滿足要求，輸入輸出接口的時序是否滿足上級接口以及下級接口的要求。

(4)FPGA的并行運算和高響應(yīng)速度的特性，使其在對高速時序邏輯的處理中得到廣泛應(yīng)用。因此對FPGA系統(tǒng)功能、性能的測試中，不能僅僅局限于對穩(wěn)態(tài)輸入輸出的驗證，還需要驗證系統(tǒng)對時序信號的響應(yīng)及輸出量隨時間變化正確性的判斷。因此在測試用例的設(shè)計中，需要對系統(tǒng)輸入、輸出的時間變化趨勢進行規(guī)定，并提供動態(tài)輸出信號的判斷準則，同時需要開發(fā)時序測試環(huán)境支持測試用例的執(zhí)行。

現(xiàn)有的FPGA系統(tǒng)測試方法主要是FPGA系統(tǒng)的驗證者在開發(fā)完成代碼后，對其進行功能仿真后保證行為級無誤后，就下載到選定的FPGA器件利用黑盒的測試方法來直接驗證設(shè)計功能的正確性。該方法是將測試對象看成一個黑盒子，無需了解系統(tǒng)內(nèi)部的工作原理，利用周邊測試環(huán)境產(chǎn)生測試激勵，施加于實際被測件上，根據(jù)采集到的被測件響應(yīng)判讀其是否正常工作[1-2]。這種測試方法的特點是簡單、快捷且對測試人員要求不高。缺點是測試的完備依賴于測試集的完備，由于FPGA系統(tǒng)的復雜性，單靠黑盒分析的方法很難覆蓋全所有的功能路徑和時序路徑，從而導致問題漏測，無法防范風險。該方法主要依托如下兩種測試系統(tǒng)：

(1)基于自主研制的測試系統(tǒng)。

自主研制的測試系統(tǒng)一般由上位機軟件、通信線纜、控制電路以及待測FPGA組成。上位機軟件完成配置數(shù)據(jù)和測試向量的生成，配置數(shù)據(jù)和測試向量通過通信線纜發(fā)送給控制電路?？刂齐娐方邮张渲脭?shù)據(jù)和測試向量完成FPGA的測試，并將測試響應(yīng)通過通信線纜返回給上位機軟件，最后由上位機軟件完成測試結(jié)果的對比分析。這種測試系統(tǒng)控制靈活且有針對性，但往往研發(fā)投入大、測試時間長、測試精度難以保證。而且由于只針對特定的測試需要，可移植性差，不具通用性，因此目前主要用于研究及驗證。

(2)基于自動測試設(shè)備(Automatic Test Equipment,ATE)的測試系統(tǒng)。

使用ATE平臺研發(fā)的測試系統(tǒng)則由ATE來完成自主研制測試系統(tǒng)中上位機軟件和控制電路的功能。這種測試系統(tǒng)只需要ATE和待測FPGA即可完成。ATE可以一次完成待測FPGA的多次“配置+測試”，從而減少人工操作，提高了FPGA的測試效率，便于實現(xiàn)FPGA的制造測試。但是，利用ATE完成待測FPGA的配置時，需要反復修改FPGA配置數(shù)據(jù)，以生成ATE可識別并執(zhí)行的測試向量格式的數(shù)據(jù)[3]。當配置數(shù)據(jù)較多時，需要占用ATE內(nèi)部大量的存儲資源。而使用設(shè)備商提供的子卡來擴展ATE的存儲深度將是一筆巨大的開銷。

以上兩種測試系統(tǒng)都有較大缺陷，文中根據(jù)多年的FPGA測試驗證經(jīng)驗，研究了一套高可靠FPGA測試技術(shù)，每種測試技術(shù)都針對FPGA的某種特性，并將這一技術(shù)應(yīng)用于多個型號任務(wù)的FPGA測試中，發(fā)現(xiàn)了很多能引起功能失效的重大問題。

2 高可靠FPGA測試技術(shù)

FPGA設(shè)計是一種“硬”的軟件設(shè)計，與目標載體為CPU的軟件研制和測試一樣，具有自頂?shù)较碌难兄屏鞒毯蜏y試流程。FPGA的研制流程自頂向下分為需求描述、概要設(shè)計、詳細設(shè)計、HDL語言編碼、綜合布局布線、目標碼生成，相應(yīng)的自頂向下的測試流程分為測試需求提取、單元和部件測試、配置項級測試，如圖1所示。

測試方法分為靜態(tài)測試和動態(tài)測試。靜態(tài)測試主要包括靜態(tài)時序分析、跨時鐘域分析、形式化驗證等，它是對代碼或者網(wǎng)表的靜態(tài)分析，不涉及功能層面的測試。動態(tài)測試是對代碼具體功能的測試，主要包括動態(tài)仿真、目標板級測試、最小系統(tǒng)板級測試、芯片級測試等，它是在測試需求分析，測試用例設(shè)計的基礎(chǔ)上對整個代碼進行各種正常異常的場景測試和時序測試[4]。以下針對重點部分做詳細說明。

2.1 測試需求的抽取

測試需求是基于原始需求、概要設(shè)計以及詳細設(shè)計抽取，對于FPGA的測試需求提取主要考慮從業(yè)務(wù)層面、協(xié)議層面、信號層面抽取。

業(yè)務(wù)層：基于功能路徑關(guān)注于功能處理的IPO(輸入、處理過程、輸出)，在功能路徑覆蓋的各個條件分支中按照等價類、邊界值、判定表等分析方法抽取了功能需求、接口需求、邊界需求、性能需求、余量需求、安全性需求等。

協(xié)議層：主要是針對具體傳輸協(xié)議(如SPI協(xié)議、422協(xié)議等)，可以考慮從協(xié)議的有效無效方面進行測試需求的抽取。如422傳輸協(xié)議可以從起始位、停止位、校驗位的有效無效，波特率在范圍內(nèi)和范圍外以及某位傳輸時波特率異常正常等方面考慮設(shè)計測試用例。

圖1 FPGA配置項級測試流程

信號層：信號層是FPGA測試獨有的測試層面，硬件描述語言在芯片載體上實際映射為帶有延遲信息的各種基本單元的組合，所以信號層上時序的偏差會使時序路徑出錯，從而引起功能路徑上需求的不滿足。在信號層面抽取測試需求時要關(guān)注如下方面：

(1)輸入接口的時序在協(xié)議范圍內(nèi)偏斜時是否滿足建立保持時間要求；

(2)輸出接口的時序是否滿足下級單元時序要求的范圍；

(3)主時鐘，輸入接口時序，輸出接口時序是否滿足20%余量要求；

(4)三種工況下，同步時序路徑是否滿足建立保持時間要求。

2.2 靜態(tài)分析測試

靜態(tài)分析是一種靜態(tài)的掃描，不涉及具體功能路徑的分析。在FPGA測試中，靜態(tài)分析能對代碼和網(wǎng)表的分析覆蓋達到100%，是全路徑的一種分析掃描，在測試具體功能之前需先做靜態(tài)分析來發(fā)現(xiàn)代碼架構(gòu)是否會引起嚴重的時序問題，以及代碼與需求、概要設(shè)計、詳細設(shè)計是否存在嚴重的不一致等需要做大規(guī)模修改的問題。靜態(tài)分析主要包括以下四種：

(1)代碼規(guī)則檢查。

對代碼的編碼規(guī)范性、時鐘與復位設(shè)計規(guī)則、代碼風格及可綜合性等內(nèi)容進行審查，從設(shè)計規(guī)則上保證了代碼在綜合和布局布線后不會由于編碼規(guī)范的問題引起不可預期的錯誤風險。

(2)靜態(tài)時序分析。

靜態(tài)時序分析是對布局布線后的網(wǎng)表做全時序路徑的分析，旨在分析同步路徑的建立保持時間，恢復移除時間以及輸入接口和輸出接口的時序是否滿足要求。如果出現(xiàn)簡單的時序問題可通過增加延時單元，在長的組合路徑中間加寄存器的方式來調(diào)整；如果出現(xiàn)嚴重的時序問題則需對代碼的架構(gòu)做重新設(shè)計[5-6]。

(3)跨時鐘域分析。

跨時鐘域分析是對時序路徑中的異步時序路徑做分析，分析異步路徑是否使用了合理的同步機制作處理，從而降低亞穩(wěn)態(tài)出現(xiàn)的概率。如果不及時處理這類問題，就會使得系統(tǒng)在實際運行過程中由于單粒子翻轉(zhuǎn)或其他空間環(huán)境影響時出現(xiàn)錯誤，嚴重時可引起單次任務(wù)失敗。

(4)等效性檢查。

等效性檢查是采用邏輯錐的思想，測試源碼和布局布線后的網(wǎng)表是否一致，如果出現(xiàn)不一致則可能出現(xiàn)后仿真或者物理測試時功能不滿足要求，而前仿真時功能滿足要求的情況。等效性檢查出現(xiàn)不一致的地方一般是由于代碼的編碼方式不規(guī)范，導致編譯器在對其綜合時優(yōu)化了一些信號的組合方式。針對不一致的地方要做詳細分析，進而判斷是否會引起功能錯誤。

2.3 邏輯仿真測試

仿真測試是對代碼和網(wǎng)表的動態(tài)功能和時序路徑的覆蓋，通過在代碼或網(wǎng)表的輸入接口模擬各種正常異常的測試激勵來測試被測件的功能表現(xiàn)是否正常。仿真主要分為行為級仿真和網(wǎng)表級仿真兩種，每種仿真使用的場景如下：

行為級仿真[7-8]：

(1)單元級測試、部件級測試以及配置項級測試等功能行為級別測試。

(2)對于功能故障定位，內(nèi)部信號分析時使用。

(3)收集代碼的語句、分支、表達式、條件、狀態(tài)機等覆蓋率時使用。

(4)跨時鐘域分析時用做動態(tài)激發(fā)亞穩(wěn)態(tài)信號后查看是否引起功能錯誤時的分析。

網(wǎng)表級仿真：

(1)網(wǎng)表級的仿真主要針對三種工況下(低壓、高溫；正常電壓、常溫；高壓、低溫)，驗證帶時序信息的網(wǎng)表功能表現(xiàn)是否正常。

(2)后仿真和靜態(tài)時序分析是一種相互補充的測試方式，靜態(tài)時序分析是分析所有時序路徑是否存在建立保持時間等時序不滿足的情況，而后仿真是分析經(jīng)過綜合布局布線優(yōu)化后帶時序信息的網(wǎng)表是否滿足功能要求[9]。

2.4 物理測試

目前FPGA器件行為測試的主要方法是通過寄存器傳輸級仿真進行功能測試，通過布局布線后仿真完成時序測試。仿真測試并不能真實反映FPGA器件在實際物理工況下的某些運行特性，比如器件電壓特性、電平轉(zhuǎn)換特性、交聯(lián)器件實際延遲信息、板級連線延遲信息等，所以仿真測試覆蓋的測試環(huán)境相對比較理想。其次仿真結(jié)果很大程度上依賴于FPGA廠商提供的器件模型，由于國外FPGA器件廠商對國內(nèi)有諸多限制，特別是應(yīng)用與航空航天領(lǐng)域的器件，目前已經(jīng)發(fā)現(xiàn)廠商提供的器件模型在某些工況下已不能正確反映器件工作特性的情況，所以必須使用物理測試的方法對FPGA進行進一步測試[10-11]。

物理測試方法主要分為最小系統(tǒng)板級測試、芯片級測試和目標板級測試三種，以下將詳細說明。

2.4.1 最小系統(tǒng)板

最小系統(tǒng)板級的測試方式適用于被測目標與膠連設(shè)備耦合程度高，無法解耦的情況，如被測目標板上有嵌入式CPU芯片和FPGA芯片共存的情況。測試時如果直接對目標板進行測試，則會出現(xiàn)發(fā)生問題時，無法對具有強耦合關(guān)系的兩種器件進行故障診斷，從而引入誤判的風險，所以需采取最小系統(tǒng)板的方式，原理如圖2所示。

圖2 最小系統(tǒng)板的測試原理圖

最小系統(tǒng)板設(shè)計時考慮使被測FPGA正常工作的最小子集，用戶管腳需直接延伸至最小系統(tǒng)板的接插件，與板外的測試系統(tǒng)直接相連，最小系統(tǒng)板的測試方式具有下述優(yōu)點：

(1)測試激勵可以直接施加到芯片管腳，被測件故障診斷時可以直接定位到輸入輸出接口，歸避了目標板非被測芯片功能錯誤引起的故障。

(2)對所有輸入輸出接口做到了全接口的直接覆蓋測試，接口路徑的覆蓋率達到百分之百。

(3)可以模擬板級芯片如E2PROM、NANDFLASH等存儲芯片的各種正常異常狀態(tài)，如某一存儲區(qū)域數(shù)據(jù)錯誤或出現(xiàn)壞塊的現(xiàn)象，從而對被測件的健壯性、可靠性得到進一步驗證。

2.4.2 芯片級測試

芯片級測試采用了基于ATE的測試技術(shù),精度可達到500 ps,可以應(yīng)用在對被測FPGA接口信號的物理特性進行測試以及精確地對被測件接口做時序測試的情況，具體說明如下：

第一方面模擬真實運行環(huán)境下被測FPGA管腳的電壓、電流等發(fā)生變化時其功能是否正確，包括以下測試[12-13]：

(1)測試電源管腳上電順序的變化是否影響其功能，如芯片所需的3.3 V,1.8 V,2.5 V電源信號加電順序的變化；

(2)測試電源管腳上電時間間隔的變化是否影響其功能；

(3)測試電源管腳上電時間的變化是否影響其功能，如3.3 V電壓緩慢加電、快速加電等；

(4)測試輸入管腳信號電壓幅度的變化是否影響其功能，如LVTTL的高電平在加減20%的幅度變化；

(5)測試輸入管腳信號電壓變化時間的快慢是否影響其功能，如LVTTL高電平在變?yōu)榈碗娖綍r時間快慢的調(diào)節(jié)等。

第二方面克服普通測試設(shè)備精度不高以及仿真測試方式得到的時序指標不夠真實的弊端，利用ATE設(shè)備高精度特性，從信號層面模擬接口時序，對被測FPGA進行接口測試，并給出了被測件接口余量和強度具體指標(精度達到500 ps)。

測試原理如圖3所示。

測試設(shè)備分為母板、子板和控制顯示設(shè)備。子板上承載被測FPGA芯片，母板負責把FPGA芯片的接口信號引線和控制端采用等長屏蔽雙絞線的方式相連，控制端負責發(fā)送測試激勵，采集輸出響應(yīng)并做比對。

具體測試方法為：首先通過仿真工具模擬典型工作模式下的測試激勵，并把此激勵輸出到門級網(wǎng)表上得到期望輸出波形；將輸入輸出波形文件轉(zhuǎn)換成ATE可以識別的文件形式，加載到測試控制端；母板把測試控制端的控制信號轉(zhuǎn)換成測試激勵電信號通過屏蔽雙絞線傳遞到子板上的被測FPGA管腳；被測FPGA產(chǎn)生的響應(yīng)信號通過母板傳遞到監(jiān)顯端，監(jiān)顯端把收到的數(shù)據(jù)與期望的數(shù)據(jù)進行對比，最終輸出判讀結(jié)果。

2.4.3 目標板級的物理測試

目標板級的物理測試是對FPGA器件實際運行目標板的測試，器件運行在實際的載體板上可以真實地反映周交聯(lián)器件的電氣特性，適用于功能測試、性能測試、強度測試、安全性測試等，尤其適用于仿真耗時較長的測試用例。具有下述特點：

(1)可以覆蓋大部分的測試用例，執(zhí)行周期較仿真時間大大縮短；

(2)被測件存在于實際的目標板載體，周邊的信號特性和實際狀態(tài)最接近。

原理如圖4所示。

3 應(yīng)用實例

基于上述總結(jié)的四大類FPGA測試技術(shù)，應(yīng)用于航天高可靠型號任務(wù)FPGA測試中，共測試了16個項目，發(fā)現(xiàn)了如下幾類常見問題：

圖4 目標板級物理測試原理圖

(1)靜態(tài)時序分析方法發(fā)現(xiàn)了內(nèi)部時序路徑或接口時序路徑不滿足要求的問題引發(fā)的功能錯誤；

(2)跨時鐘測試方法發(fā)現(xiàn)了跨時鐘域信號未做同步或者同步機制不正確引發(fā)的功能偶發(fā)錯誤；

(3)代碼規(guī)則檢查和等效性檢查發(fā)現(xiàn)一些重要信號由于編碼方式不合理從而在后續(xù)綜合布局布線時被優(yōu)化，引發(fā)功能錯誤；

(4)目標板測試的方法發(fā)現(xiàn)了大部分功能、邊界、性能、安全性等錯誤，并用前仿真的方法分析定位出了錯誤的機理；

(5)芯片級的測試方法測試出了芯片接口物理特性發(fā)生變化時引發(fā)的功能錯誤，并給出了輸入輸出接口的時序指標；

(6)最小系統(tǒng)板的測試方法測試出了板級芯片正常異常模擬式下引發(fā)功能失效的問題。

4 結(jié)束語

針對航天高可靠FPGA的測試技術(shù)進行深入剖析，提煉出了一套切實可行的測試方法，闡明了FPGA的測試分析對象，從靜態(tài)分析、動態(tài)仿真、物理測試三個角度提煉了三大類九小類測試方法，并給出了每種方法的測試機理，適用場景，以及每種方法測出的典型問題。將這套測試技術(shù)成功應(yīng)用于多個航天高可靠軟件的測試中，對其中常見的時序問題給予歸類總結(jié)，這套技術(shù)可以作為高可靠FPGA測試技術(shù)的一個參考標準。

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Research on High Reliable FPGA Test Technology on Spaceflight

ZHOU Shan,YANG Ya-wen,WANG Jin-bo

(Technology and Engineering Center for Space Utilization,Chinese Academy of Sciences,Beijing 100094,China)

Due to characteristic of the strong real-time,FPGA is widely applied in the high-reliability region.It is used from the control or the interface timing to substituting most of CPU which proves its importance.The testing method of FPGA is different from the AISC’s testing and the conventional CPU’s testing.As the significance of high reliable FPGA on spaceflight,the demand for testing an FPGA system is particularly urgent.Combined with the software testing methods and FPGA’s characteristics,the FPGA testing request abstract method and specific test requirements are researched,analysis of the test principle and application range of three main types of static testing (the analysis of crossing-clock region,code rule checking,static timing analysis),dynamic simulation testing (front simulation,back-end simulation,three-mode verbose verification) and physical testing (chip’s physical testing,goal-board’s physical testing,the smallest system’s physical testing),providing a set of practical FPGA testing technology.At present,the set of testing technology is applied successfully on the test of several high reliable FPGAs on spaceflight,and many significant functional disabled problems have been found,where the common ones are classified and summarized.

FPGA test technology；test requirement analysis；static test；dynamic simulation test；physical test

2015-07-21

2015-11-11

時間：2017-02-17

國家重大專項(Y214010RN)

周 珊(1983-)，女，碩士，工程師，研究方向為高可靠軟件、嵌入式軟件測試；王金波，博士，副研究員，研究方向為高可靠軟件。

http://www.cnki.net/kcms/detail/61.1450.TP.20170217.1623.002.html

TP391.9

A

1673-629X(2017)03-0001-05

10.3969/j.issn.1673-629X.2017.03.001