郭 威，王小龍，謝建友，張 銳

（華天科技（西安）有限公司，西安710018）

一種基于板殼理論對(duì)芯片翹曲變形的研究

郭 威，王小龍，謝建友，張 銳

（華天科技（西安）有限公司，西安710018）

在溫度變化過程中，由于芯片封裝層疊結(jié)構(gòu)及材料熱膨脹系數(shù)的不匹配，封裝結(jié)構(gòu)會(huì)發(fā)生翹曲現(xiàn)象。芯片翹曲關(guān)乎到電子元器件的可靠性及質(zhì)量，準(zhǔn)確快速地計(jì)算翹曲對(duì)于封裝結(jié)構(gòu)設(shè)計(jì)及材料選型有著重要意義?；诙鄬影迓N曲理論，建立了一套對(duì)芯片翹曲進(jìn)行計(jì)算的雙曲率模型。以常規(guī)的指紋識(shí)別芯片為例，通過實(shí)驗(yàn)測(cè)量及有限元仿真的對(duì)比驗(yàn)證，證明了該理論可以滿足工程計(jì)算精度。該模型可以拓展到其余多層板結(jié)構(gòu)的翹曲計(jì)算，對(duì)于優(yōu)化芯片翹曲設(shè)計(jì)有重要意義。

芯片翹曲；有限元仿真；雙曲率

1 引言

封裝層疊結(jié)構(gòu)由于在溫度變化過程中材料屬性的不匹配，最終會(huì)導(dǎo)致結(jié)構(gòu)翹曲的發(fā)生[1]，對(duì)產(chǎn)品后續(xù)的可靠性和服役壽命等有著重要影響。結(jié)構(gòu)的翹曲會(huì)直接影響到封裝結(jié)構(gòu)的共面度[2]，引發(fā)芯片斷裂[3]、芯片分層[4]和焊點(diǎn)失效，直接關(guān)系到質(zhì)量。因此，準(zhǔn)確快速地計(jì)算芯片封裝結(jié)構(gòu)的翹曲對(duì)于芯片封裝質(zhì)量及產(chǎn)品的可靠性有著重要的意義[5]。本文以常規(guī)指紋芯片封裝結(jié)構(gòu)為模型，結(jié)合實(shí)驗(yàn)、理論模型、有限元仿真3個(gè)方面來驗(yàn)證，基于板殼理論，建立計(jì)算芯片封裝結(jié)構(gòu)翹曲的公式。

圖1 芯片封裝結(jié)構(gòu)翹曲的雙曲率模型

圖1所示為芯片封裝結(jié)構(gòu)翹曲的雙曲率模型，其中Xdie和XEMC分別是芯片和塑封料邊界距離中心位置的距離，κdie和κEMC是芯片部分和塑封料部分的曲率，整個(gè)結(jié)構(gòu)的翹曲變形w受這雙曲率共同決定。

已有的一些翹曲計(jì)算公式基于芯片厚度較薄，將芯片層擴(kuò)充外延形成層合板簡化模型，或者近似地將芯片用塑封料取代形成多層板結(jié)構(gòu)[6]。這些簡化方法在芯片尺寸特別大或特別小且芯片厚度很薄的情況下才比較合理，但不適用于大多數(shù)的封裝結(jié)構(gòu)情況。也有理論采用復(fù)合材料的等效方法，將芯片層的芯片部分與塑封料按照體積比例進(jìn)行等效，將芯片層賦予成等效材料參數(shù)，形成多層板模型[5,7]。但芯片和塑封料是各自獨(dú)立的結(jié)構(gòu)單元，這種簡化也會(huì)存在誤差。由于芯片的主要材料是硅，其楊氏模量相比塑封料高出4倍左右，最終芯片封裝結(jié)構(gòu)翹曲的曲率會(huì)在芯片和塑封料邊界處發(fā)生階躍，如圖1所示，即最終翹曲會(huì)受上述兩個(gè)曲率影響。本文基于雙曲率模型，考慮芯片部分和塑封料的結(jié)構(gòu)差異，對(duì)已有翹曲計(jì)算公式進(jìn)行了修正，采用Shadow moire儀器對(duì)芯片樣品進(jìn)行實(shí)際測(cè)量，并使用ANSYS 17.0 workbench靜力學(xué)模塊進(jìn)行有限元仿真，對(duì)新的修正模型進(jìn)行驗(yàn)證。

2 多層板翹曲的理論模型

芯片的封裝結(jié)構(gòu)通常是由塑封料、芯片、基板等多層結(jié)構(gòu)組成，設(shè)平面坐標(biāo)系xoy，如圖2所示。這種倒裝芯片類型的結(jié)構(gòu)可以被當(dāng)成一個(gè)多層板。翹曲是由于多層板結(jié)構(gòu)及材料的不匹配引起的。在溫度載荷下，各層材料變形不一致，多層板間的應(yīng)力是靠層間接觸來傳遞的。基于經(jīng)典的板殼理論，就可以去建立一套計(jì)算芯片封裝結(jié)構(gòu)翹曲的理論公式。

圖2 芯片封裝結(jié)構(gòu)的簡化模型

圖3 簡化的多層板結(jié)構(gòu)模型

圖3所示為簡化的多層板結(jié)構(gòu)模型，其中虛線是中面位置，Z0～ZN是以中面為基準(zhǔn)，到各層板邊界的距離。對(duì)于一個(gè)多層板的橫截面來說，其結(jié)構(gòu)可以簡化為圖3所示。多層板結(jié)構(gòu)翹曲是由其平面應(yīng)變和曲率決定的，并且需要滿足變形協(xié)調(diào)方程，層間的應(yīng)變才能匹配[5]。當(dāng)對(duì)層合板結(jié)構(gòu)施加溫度載荷(ΔT)時(shí)，對(duì)于第k層板，其應(yīng)力-應(yīng)變的關(guān)系可以表示為[8]：

其中，σ、ε是應(yīng)力與應(yīng)變，α是熱膨脹系數(shù)，對(duì)于各向同性材料，剛度矩陣[Q]k可以表示為：

根據(jù)板殼理論[8]，板殼中面的平面應(yīng)變、曲率與結(jié)構(gòu)所受的力、力矩的關(guān)系如下：

其中層合板的內(nèi)力矩陣{NΛ}和{MΛ}為：

溫度引起的變形量{Λk}為：

多層板結(jié)構(gòu)的剛度矩陣A、B、D可以表示為：

通過以上公式計(jì)算出曲率κ后，翹曲變形w的表達(dá)式為：

對(duì)于傳統(tǒng)的翹曲計(jì)算模型，芯片所處層的材料參數(shù)根據(jù)芯片與塑封料的體積占比進(jìn)行等效計(jì)算，得出該層的等效材料參數(shù)[5]，計(jì)算公式為：

其中Eeff、veff、αeff分別是芯片層的等效彈性模量、泊松比、熱膨脹系數(shù)；cchip、cEMC是芯片和塑封料的體積分?jǐn)?shù)。通過等效復(fù)合材料的方法可以直接計(jì)算出封裝結(jié)構(gòu)的翹曲，記為weff。

但由于芯片所處的那一層中的芯片和塑封料屬于兩個(gè)不同的結(jié)構(gòu)，最終封裝產(chǎn)品表面在微觀上其實(shí)有一定的曲率差別，如圖1和圖2所示。因此對(duì)于封裝結(jié)構(gòu)的曲率是一個(gè)分段的關(guān)系，可以表示為：

此處，kdie和kEMC分別是芯片和塑封料區(qū)域的曲率，x是從參考面中心點(diǎn)到所處位置的距離。經(jīng)上述數(shù)值計(jì)算，對(duì)于正方形且相對(duì)較為對(duì)稱的結(jié)構(gòu)，曲率有κx≈κy、κxy≈0的關(guān)系。

對(duì)于芯片層部分的結(jié)構(gòu)來說，芯片層邊緣的翹曲值可表示為：

塑封料邊緣部分的翹曲值為：

其中，Xdie和Ydie、XEMC和YEMC分布是芯片和塑封料尺寸的一半。最終的翹曲是由此雙曲率共同作用的結(jié)果，本文采用芯片占比面積的加權(quán)平均，來計(jì)算最終的翹曲值，雙曲率模型的翹曲計(jì)算公式為：

3 某指紋識(shí)別芯片的結(jié)構(gòu)及材料參數(shù)

根據(jù)某指紋識(shí)別芯片的封裝設(shè)計(jì)，其單顆產(chǎn)品的幾何參數(shù)見表1。

表1 封裝結(jié)構(gòu)外形尺寸

查詢相關(guān)材料手冊(cè)，該芯片結(jié)構(gòu)使用的材料參數(shù)見表2。

將以上的結(jié)構(gòu)和材料參數(shù)分布帶入前述公式，就可以計(jì)算出曲率κ，進(jìn)而可以求得封裝結(jié)構(gòu)的翹曲值。計(jì)算得出芯片部分的曲率κdie為8.79×10-4，塑封體部分的曲率κEMC為2.26×10-3。由于曲率的定義為圓半徑的倒數(shù)，即，芯片部分的曲率較小，意味著芯片部分彎曲更為嚴(yán)重。

4 實(shí)驗(yàn)測(cè)量

為了驗(yàn)證多層板結(jié)構(gòu)翹曲理論在芯片封裝結(jié)構(gòu)中的適用性，我們?cè)O(shè)計(jì)了上述芯片的樣品，并采用Shadow moire測(cè)量了樣品的翹曲狀況。Shadow moire儀器（精度±1 μm）目前已經(jīng)是測(cè)量芯片封裝結(jié)構(gòu)翹曲的一個(gè)通用儀器[9～10]，它采用不同波長的光線去照射樣品表面，使用攝像頭抓取圖形，并對(duì)圖形進(jìn)行分析來得到樣品的翹曲狀況。我們隨機(jī)選取了10顆樣品進(jìn)行了測(cè)量，翹曲平均值為31.7μm，測(cè)量的數(shù)據(jù)統(tǒng)計(jì)見圖4。

圖4 使用Shadow moire對(duì)10顆樣品測(cè)量的翹曲數(shù)據(jù)

圖5 使用Shadow moire測(cè)量樣品1的三維翹曲形貌圖

我們選取樣品1的形貌圖進(jìn)行分析，見圖5。從圖5可以看出，封裝結(jié)構(gòu)中心的芯片部分有明顯的凸起現(xiàn)象，彎曲現(xiàn)象嚴(yán)重，這也與前述理論公式的計(jì)算結(jié)果保持一致。

5 有限元仿真及理論分析

表2 封裝材料參數(shù)表

為進(jìn)一步驗(yàn)證上述理論，我們使用ANSYS 17.0對(duì)上述芯片封裝結(jié)構(gòu)翹曲問題進(jìn)行模擬計(jì)算，對(duì)整個(gè)封裝結(jié)構(gòu)進(jìn)行建模，如圖6所示。

芯片在塑封完成后，會(huì)在175℃高溫進(jìn)行后固化烘烤（約5.5 h），長時(shí)間的高溫烘烤可以使封裝結(jié)構(gòu)的內(nèi)應(yīng)力得到充分釋放。而在降溫至室溫的過程中，由于材料參數(shù)的不匹配，上述結(jié)構(gòu)會(huì)發(fā)生翹曲。因此對(duì)上述封裝結(jié)構(gòu)設(shè)置參考溫度175℃，并對(duì)其整體施加溫度為25℃的溫度載荷，邊界條件設(shè)置為自由邊界。根據(jù)有限元計(jì)算的結(jié)果，最終翹曲最大變形量為35.2μm，翹曲變形云圖見圖7。

圖6 ANSYS workbench芯片建模結(jié)果

圖7 室溫（25℃）條件下的翹曲變形

表3 實(shí)驗(yàn)-理論-仿真結(jié)果對(duì)比

實(shí)驗(yàn)測(cè)量、有限元仿真、雙曲率公式wDC和等效復(fù)合材料公式weff的計(jì)算結(jié)果的對(duì)比見表3，由于實(shí)際樣品在塑封及切割過程中，其邊界條件并不是理想的自由邊界條件，會(huì)受到一定的約束作用，所以翹曲值會(huì)偏小一些。而雙曲率理論公式wDC和有限元仿真由于都是自由邊界條件，其結(jié)果也更為接近，兩者誤差僅為2.6%，近似程度可以滿足工程計(jì)算分析的要求。而等效復(fù)合材料公式的計(jì)算結(jié)果weff與實(shí)驗(yàn)測(cè)量相比誤差較大，為177.3%，主要原因是傳統(tǒng)的等效材料公式是基于芯片較小或者多芯片均勻分布的情況，而本樣品的芯片尺寸和厚度均為封裝尺寸的一半左右，采用等效材料的方式誤差較大。

6 結(jié)論

本文提出了對(duì)于計(jì)算芯片封裝結(jié)構(gòu)翹曲變形的雙曲率模型公式，將芯片封裝結(jié)構(gòu)簡化為多層板模型，利用板殼理論，得到在自由約束邊界條件下的翹曲變形解析表達(dá)式。以常規(guī)指紋識(shí)別芯片為例，結(jié)合實(shí)際樣品測(cè)量及有限元仿真驗(yàn)證，均得到與理論一致的結(jié)果。該解析公式的近似程度可以滿足常規(guī)指紋識(shí)別芯片封裝評(píng)估分析要求，可以大量節(jié)省設(shè)計(jì)時(shí)的有限元建模及計(jì)算時(shí)間，對(duì)于快速并準(zhǔn)確地評(píng)估封裝結(jié)構(gòu)有重要意義。本模型可以進(jìn)一步延伸到其余可以簡化為多層板的結(jié)構(gòu)模型，對(duì)其余封裝結(jié)構(gòu)也具有參考價(jià)值。

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A Predictive Model for Thermo -Mechanical Warpage of Micro-Electronic Packages

GUO Wei,WANG Xiaolong,XIE Jianyou,ZHANG Rui
（HuaTian Technology(Xi'an)Co.Ltd,Xi'an 710018,China）

The asymmetric structure and mismatch of coefficient of thermal expansion may lead to warpage of micro-electronic package due to the temperature change.The micro-electronic warpage may affect product reliability and quality.A fast predictive model for the package warpage is important for the design of package structure and material selection.The paper establishes a dual-curvature(DC)model to predicate the package warpage using the laminated theory.The samples are measured by Shadow moire and further verified by the finite element model.The experiment and simulation prove the accuracy of this model.In addition,this model can be further developed to predicate the warpage of other multi-layers structure,having a great potential for the package optimization.

chip warpage;finite element analysis;dual curvature

TN305.94;TN403

A

1681-1070（2017）01-0015-04

郭 威（1989—），男，陜西西安人，2015年畢業(yè)于西安交通大學(xué)，獲碩士學(xué)位，現(xiàn)就職于華天科技（西安）有限公司，從事半導(dǎo)體封裝結(jié)構(gòu)的理論與仿真工作。

2016-8-5