羅志勇++田健

摘要：介紹了基于4μm雙極對(duì)通隔離兼容JFET工藝的雙運(yùn)算放大器集成電路芯片的版圖設(shè)計(jì)。版圖設(shè)計(jì)的主出發(fā)點(diǎn)是高精度、高速和高可靠性三方面。版圖中各模塊采用對(duì)稱(chēng)設(shè)計(jì)，關(guān)鍵元件的匹配采用了共質(zhì)心對(duì)稱(chēng)設(shè)計(jì)。芯片測(cè)試結(jié)果表明，JFET輸入雙運(yùn)算放大器的輸入偏置電流和失調(diào)電流均達(dá)到了200pA以下，電路的轉(zhuǎn)換速率達(dá)到了10V/μs，增益帶寬積4.5MHz，很好的實(shí)現(xiàn)了預(yù)定電路功能。芯片成品率達(dá)90%。

關(guān)鍵詞：JFET；運(yùn)算放大器；版圖設(shè)計(jì)；可靠性

0 引言

該JFET輸入運(yùn)算放大器主要用在高速積分器、快速D/A轉(zhuǎn)換器、采樣-保持等電路中，其關(guān)鍵技術(shù)指標(biāo)是高精度、高速和高可靠。作為集成電路設(shè)計(jì)流程中最重要的一個(gè)環(huán)節(jié)，芯片版圖的設(shè)計(jì)將是提高電路精度、成品率和可靠性的關(guān)鍵因素。

1 芯片功能及原理圖

本文設(shè)計(jì)的JFET輸入雙運(yùn)算放大器輸入偏置電流最大200pA，失調(diào)電流最大50pA，失調(diào)電壓最大2mV，共模抑制比最小85dB，電源抑制比最小85dB，電壓增益最小90dB，轉(zhuǎn)換速率最小10V/μs，增益帶寬積最小4.5MHz。電路由失調(diào)調(diào)零電路、輸入ESD保護(hù)電路、偏置電路、差分輸入電路、電壓放大電路、輸出擴(kuò)流電路、保護(hù)電路組成。電路原理圖如圖1所示。

2 芯片版圖設(shè)計(jì)

2.1 芯片版圖的平面設(shè)計(jì)

本文設(shè)計(jì)的JFET輸入雙運(yùn)算放大器最大的熱源就是輸出擴(kuò)流電路，為了保證電路精度，降低溫度對(duì)輸入部分的影響，應(yīng)該將差分輸入電路遠(yuǎn)離輸出擴(kuò)流電路；保護(hù)電路需要測(cè)量輸出管的電流和結(jié)溫（主要是電流），因此需把它放在貼近輸出擴(kuò)流電路的位置；電路失調(diào)調(diào)零電路考慮到電路中測(cè)應(yīng)放在芯片邊緣；偏置電路采用正溫度系數(shù)的擴(kuò)散電阻和負(fù)溫度系數(shù)的齊納二極管串聯(lián)，基本消除了溫度的影響，可以放在輸出擴(kuò)流電路邊上，同時(shí)降低了溫度對(duì)差分輸入電路的影響。

考慮到電路的高可靠性能，在電路的輸入、輸出、電源端均加上ESD保護(hù)電路，提高電路抗靜電等級(jí)。

綜上所述，結(jié)合具體布線情況，得出了芯片版圖的整體布局，如圖2所示。

2.2 主要模塊及元器件版圖設(shè)計(jì)

本設(shè)計(jì)采用4μm雙極對(duì)通隔離兼容JFET工藝，單層金屬布線，共15次光刻版，全部采用負(fù)膠接觸光刻。最小特征尺寸為4μm，外延層厚度12μm，電阻率3Ω·cm，基區(qū)結(jié)深2.5～3.0μm。

2.2.1 標(biāo)準(zhǔn)元器件版圖設(shè)計(jì)

本設(shè)計(jì)中用到的標(biāo)準(zhǔn)元件主要有P溝道JFET、外延型JFET，小功率npn晶體管、橫向pnp管、電阻、電容。P溝道JFET溝道長(zhǎng)度設(shè)計(jì)為10μm。外延型JFET溝道寬度設(shè)計(jì)為32μm。小功率npn晶體管發(fā)射區(qū)下限尺寸主要受光刻精度的限制，小于4mA的npn晶體管發(fā)射區(qū)為φ22μm圓形，發(fā)射極電流按0.1mA/μm計(jì)算【1】；4～25mA的npn晶體管發(fā)射區(qū)設(shè)計(jì)為200μm×18μm的矩形?？v向pnp晶體管發(fā)射區(qū)設(shè)計(jì)為350μm×30μm的矩形，同時(shí)在發(fā)射區(qū)做重?fù)诫s，提高縱向pnp管的大電流增益。橫向pnp管基區(qū)寬度設(shè)計(jì)為14μm。

另外，設(shè)計(jì)時(shí)還采用了發(fā)射極鋁層大面積覆蓋（過(guò)EB結(jié)勢(shì)壘區(qū)），以減少表面復(fù)合，提高npn管和橫向pnp管的小電流放大倍數(shù)【1】。

本設(shè)計(jì)中采用的電阻主要有基區(qū)電阻和高硼注入電阻。對(duì)于精度要求高、匹配性好的電阻采用基區(qū)電阻，如差分輸入端要求精確匹配的電阻。為了保證電阻的精度和好的匹配性，設(shè)計(jì)時(shí)盡量避免彎頭的出現(xiàn)。其余要求不高且阻值較大的電阻采用高B注入電阻，為了形成可靠的歐姆接觸，在接觸孔下的擴(kuò)散區(qū)做了重?fù)诫s。

電容器的設(shè)計(jì)采用MIS電容器，考慮電路對(duì)轉(zhuǎn)換速率的要求，電容面積按2pF/10000μm2計(jì)算。

2.2.2 差分輸入電路的版圖設(shè)計(jì)

差分輸入電路的精度是影響JFET輸入運(yùn)算放大器的最主要因素。因此，在版圖設(shè)計(jì)時(shí)除了合適的布局外，還要充分考慮到該部分電路所用元器件的匹配性，設(shè)計(jì)時(shí)主要采用以下匹配原則：（1）JFET采用統(tǒng)一的幾何形狀，放置在最相鄰的位置，采用共質(zhì)心拓?fù)浣Y(jié)構(gòu)交叉耦合的版圖設(shè)計(jì)【2】；（2）JFET所屬隔離島外圍實(shí)行N+重?fù)诫s，保證隔離島等電位，減小JFET表面漏電；（3）npn晶體管發(fā)射區(qū)采用φ22μm圓形結(jié)構(gòu)，放置在JFET邊上，采用交叉耦合的版圖設(shè)計(jì)，減小輸入級(jí)有源負(fù)載失配對(duì)失調(diào)的影響；（4）匹配好的JFET遠(yuǎn)離芯片熱源，放置在芯片的對(duì)稱(chēng)軸上；（5）所用電阻均為基區(qū)電阻，條寬為20μm。采用上述原則設(shè)計(jì)出如下結(jié)構(gòu)：

經(jīng)布局規(guī)劃，模塊實(shí)現(xiàn)和版圖優(yōu)化，得到芯片的整體版圖（圖4），芯片版圖尺寸為：3380μm×1860μm。

3 流片結(jié)果及分析

芯片版圖經(jīng)總體布局、布線設(shè)計(jì)完成后，對(duì)版圖進(jìn)行了DRC和LVS檢查，并在流片廠雙極對(duì)通隔離兼容JFET工藝線成功流片，芯片圖形如圖5所示。

表1是該運(yùn)算放大器樣品的上機(jī)測(cè)試參數(shù)與國(guó)外同型號(hào)產(chǎn)品對(duì)比結(jié)果。從表1可以看出，該運(yùn)算放大器達(dá)到了國(guó)外同型號(hào)產(chǎn)品的參數(shù)要求（實(shí)測(cè)時(shí)TI公司同類(lèi)產(chǎn)品IB為100pA左右，Linear Technology公司同類(lèi)產(chǎn)品IB為150pA左右），可以替代進(jìn)口的同型產(chǎn)品。

4 結(jié)語(yǔ)

為了實(shí)現(xiàn)高精度、高速、高可靠運(yùn)算放大器，本文設(shè)計(jì)出了一種輸入級(jí)完全對(duì)稱(chēng)的版圖結(jié)構(gòu)。芯片版圖經(jīng)總體布局、布線設(shè)計(jì)完成，并在流片廠成功流片。結(jié)果表明，該芯片的性能指標(biāo)優(yōu)于國(guó)內(nèi)同型產(chǎn)品，版圖設(shè)計(jì)很好地實(shí)現(xiàn)了電路功能，初測(cè)芯片的成品率達(dá)90%。

參考文獻(xiàn)：

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