王 銳,朱 潤,饒 卿,閆勝剛

(中國船舶重工集團公司第七二四研究所,南京 211153)

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雷達內(nèi)嵌式偵測信號高速數(shù)據(jù)存儲系統(tǒng)設(shè)計實現(xiàn)

王 銳,朱 潤,饒 卿,閆勝剛

(中國船舶重工集團公司第七二四研究所,南京 211153)

介紹了一種通過SerialRapidIO(SRIO)總線實現(xiàn)高速雷達偵測信號傳輸與存儲的方法,并在VPX架構(gòu)下利用標(biāo)準(zhǔn)模塊實現(xiàn)了偵測雷達信號的高速傳輸、存儲與讀取。

雷達;偵測信號;數(shù)據(jù)存儲;VPX標(biāo)準(zhǔn);SerialRapidIO

0 引 言

隨著雷達偵測技術(shù)的不斷發(fā)展,其瞬時處理帶寬的增大導(dǎo)致需要傳輸和處理的信息量也越來越大,對信息存儲速度與存儲容量的要求也不斷提高。傳統(tǒng)偵測信號處理系統(tǒng)一般只作實時流水處理,而無包含專用存儲設(shè)備或者只配有存儲量較小且讀取速度較慢的存儲器來記錄簡單的中間信息。也有系統(tǒng)配置常用的外接數(shù)據(jù)采集存儲設(shè)備,但該存儲設(shè)備便捷性又較差。這些都已不能滿足雷達系統(tǒng)數(shù)據(jù)信息在線在系統(tǒng)實時存儲后續(xù)分析調(diào)試的實際需要?；赩PX 規(guī)范的通用數(shù)據(jù)存儲模塊具備高速信號采集、大容量數(shù)據(jù)存儲的能力且通過SRIO(Serial RapidIO)總線與其他處理板可以嵌入式無縫連接,這為VPX平臺下內(nèi)嵌式信息采集與存儲帶來了新的開發(fā)思路。本文在VPX處理平臺中,通過FPGA處理模塊利用SRIO總線將需要存儲的數(shù)據(jù)進行高速傳輸,通過高速背板實時存入數(shù)據(jù)存儲模塊,實現(xiàn)了偵測雷達信號數(shù)據(jù)的采集和存取。

1 系統(tǒng)功能

偵測雷達信號處理主要對較大瞬時帶寬內(nèi)的信號進行接收和處理,并將處理結(jié)果及數(shù)字化后的中頻數(shù)據(jù)進行存儲[1]。系統(tǒng)流程功能框圖如圖1所示。模擬前端將接收的射頻信號轉(zhuǎn)換為模擬中頻信號后,通過A/D模數(shù)轉(zhuǎn)換將模擬信號轉(zhuǎn)換為數(shù)字信號送入FPGA處理模塊。FPGA處理模塊將信號處理結(jié)果和中頻信號通過SRIO協(xié)議高速送入數(shù)據(jù)存儲模塊進行實時存儲,并可通過網(wǎng)絡(luò)將儲存的數(shù)據(jù)讀入計算機進行后續(xù)數(shù)據(jù)分析。

圖1 系統(tǒng)流程框圖

2 系統(tǒng)實現(xiàn)

射頻前端將一路主接收通道、二路輔助接收通道接收的信號進行同步變頻濾波放大,轉(zhuǎn)換得到三路中頻信號。中頻信號通過A/D模數(shù)轉(zhuǎn)換模塊轉(zhuǎn)換為數(shù)字中頻信號后高速串行送入FPGA信號處理模塊。在FPGA處理模塊中通過數(shù)字信道化、虛假抑制、信號檢測、參數(shù)測量等信號處理后,將處理得到的輻射源目標(biāo)的頻率、脈寬、幅度等信息進行打包得到脈沖描述字。在FPGA處理模塊中將脈沖描述字和一路主通道接收處理后的數(shù)字中頻信號通過SRIO協(xié)議高速傳輸至1塊數(shù)據(jù)存儲模塊。同時,將二路輔助通道接收處理后的數(shù)字中頻信號通過SRIO協(xié)議高速傳輸至1塊數(shù)據(jù)存儲模塊。數(shù)據(jù)儲存模塊實時接收FPGA信號處理模塊發(fā)送來的數(shù)據(jù)。為了滿足使用需求,系統(tǒng)設(shè)計采用2塊數(shù)據(jù)存儲模塊接收數(shù)據(jù)。每個數(shù)據(jù)存儲模塊例化兩個節(jié)點分別接收1路200 MB/s的數(shù)據(jù)。數(shù)據(jù)存儲模塊的設(shè)計符合VPX標(biāo)準(zhǔn),支持4x模式3.125 Gbit/s波特率的RapidIO傳輸方式。最大存儲速率為800 MB/s,最大存儲容量為3 TB。信號存儲結(jié)束后,計算機通過網(wǎng)絡(luò)將數(shù)據(jù)儲存模塊中的數(shù)據(jù)讀出,并通過MATLAB軟件對數(shù)據(jù)進行后續(xù)處理分析。信號存儲流程如圖2所示。

圖2 信號存儲流程框圖

2.1 數(shù)據(jù)發(fā)送實現(xiàn)

SRIO的物理層、邏輯層和傳輸層可以通過Xilinx公司提供的SRIO IPcore例化生成。因此，只需通過對用戶接口編程來實現(xiàn)FPGA內(nèi)部邏輯與SRIO接口之間的高速數(shù)據(jù)交換,從而實現(xiàn)FPGA處理模塊到數(shù)據(jù)儲存模塊的高速數(shù)據(jù)傳輸[2]。

本系統(tǒng)采用Xilinx公司Virtex6系列的FPGA信號處理芯片XC6VLX550T，實現(xiàn)了多路高速串行數(shù)據(jù)傳輸,即利用FPGA芯片內(nèi)RocketIO模塊實現(xiàn)了3.125 Gbps ×4的SRIO高速接口,其最大傳輸速率1.25 GB/s。當(dāng)系統(tǒng)設(shè)計傳輸?shù)臄?shù)據(jù)包最大為256字節(jié)時,考慮RapidIO典型協(xié)議開銷需要28字節(jié),因此本系統(tǒng)最大的數(shù)據(jù)傳輸速率為1.1 GB/s。

設(shè)計時先將4路發(fā)送數(shù)據(jù)分別通過第1級FIFO進行緩存。FIFO的輸入位寬為16位,輸出位寬為16位,深度為4096,時鐘速率為100 MHz。FIFO起到數(shù)據(jù)緩存的作用。當(dāng)脈沖描述字或中頻信號到來且FIFO不滿時,把數(shù)據(jù)寫入FIFO緩存起來。當(dāng)每路數(shù)據(jù)存滿時分別將緩存數(shù)據(jù)送入SRIO IPcore的信號輸入端口,并送入開始寫有效信號。當(dāng)數(shù)據(jù)包結(jié)束時,送入結(jié)束寫有效信號。送入的四路數(shù)據(jù)對應(yīng)送入IPcore內(nèi)的第2級FIFO進行緩存,同時例化4個不同的地址節(jié)點號后再通過一個選擇狀態(tài)機將數(shù)據(jù)選擇輸出至不同的對應(yīng)節(jié)點。數(shù)據(jù)包的最大長度為256個字節(jié)。每路數(shù)據(jù)的最大速率為200 MB/s,4路數(shù)據(jù)的最大速率為800 MB/s小于系統(tǒng)的最大數(shù)據(jù)傳輸速率。每路最大速率為200 MB/s的4路數(shù)據(jù)同時送入2塊數(shù)據(jù)存儲模塊,每2路送入1塊數(shù)據(jù)存儲模塊。每個數(shù)據(jù)存儲模塊例化2個節(jié)點進行數(shù)據(jù)的接收。每個數(shù)據(jù)存儲模塊最大數(shù)據(jù)接收速率為400 MB/s小于數(shù)據(jù)存儲模塊的最大存儲速率。發(fā)送數(shù)據(jù)流程如圖3所示。

圖3 發(fā)送數(shù)據(jù)流程圖

2.2 數(shù)據(jù)儲存模塊節(jié)點配置實現(xiàn)

系統(tǒng)上電后,RapidIO總線構(gòu)成的網(wǎng)絡(luò)首先需要指定網(wǎng)絡(luò)中的某一節(jié)點作為主機。主機首先探測網(wǎng)絡(luò)中交換模塊、PPC數(shù)據(jù)處理模塊、數(shù)據(jù)存儲模塊等所有網(wǎng)絡(luò)節(jié)點的個數(shù)、種類、連接關(guān)系、分配網(wǎng)絡(luò)ID號完成整個網(wǎng)絡(luò)拓撲結(jié)構(gòu)的構(gòu)造[3]。在完成RapidIO網(wǎng)絡(luò)探測后主機將獲得所有節(jié)點的個數(shù)、種類和各模塊間的連接關(guān)系。主機根據(jù)探測得到的網(wǎng)絡(luò)拓撲圖完成路由路徑的最優(yōu)化,并將結(jié)果設(shè)置到網(wǎng)絡(luò)中的各個路由器,最終完成整個網(wǎng)絡(luò)的建立。

上述過程中,如果需要臨時變化數(shù)據(jù)存儲模塊數(shù)目,系統(tǒng)中原有的網(wǎng)絡(luò)拓撲關(guān)系會發(fā)生變化從而導(dǎo)致數(shù)據(jù)存儲產(chǎn)生錯誤。因為RapidIO數(shù)據(jù)交換是通過RapidIO包來傳遞系統(tǒng)數(shù)據(jù)和控制信息的,RapidIO包在產(chǎn)生的時候就將網(wǎng)絡(luò)中目的ID和源ID封裝在包頭中[4]。如果變化數(shù)據(jù)存儲模塊數(shù)目,會導(dǎo)致原有終端節(jié)點網(wǎng)絡(luò)ID號發(fā)生變化,使得數(shù)據(jù)發(fā)送的目的地址改變而無法正確收發(fā)數(shù)據(jù)。

為了解決交換模塊、數(shù)據(jù)存儲模塊或PPC數(shù)據(jù)處理模塊數(shù)目變化導(dǎo)致系統(tǒng)網(wǎng)絡(luò)ID號發(fā)生變化的問題,本系統(tǒng)采用的方法為系統(tǒng)在變化數(shù)據(jù)存儲模塊等相關(guān)模塊首次上電后由系統(tǒng)中主節(jié)點進行自動鏈路掃描與配置,并將配置后的結(jié)果(包含路由信息與終端設(shè)備ID號)保存成配置文件。根據(jù)原有應(yīng)用程序?qū)Ω鱾€終端設(shè)備ID號的定義,對配置文件進行修改保存。此步驟流程圖如圖4所示。

圖4 系統(tǒng)首次上電生成與修改配置文件

完成配置文件生成與修改后系統(tǒng)之后每次上電為各終端設(shè)備分配網(wǎng)絡(luò)ID號的流程為:主機節(jié)點首先判斷系統(tǒng)內(nèi)交換模塊、數(shù)據(jù)存儲模塊、PPC數(shù)據(jù)處理模塊等設(shè)備的數(shù)目,未發(fā)生變化時則按原有的規(guī)則為各終端設(shè)備分配網(wǎng)絡(luò)ID號。若發(fā)現(xiàn)發(fā)生變化,則根據(jù)保存的修改配置文件為各終端設(shè)備分配網(wǎng)絡(luò)ID號。系統(tǒng)啟動后為各設(shè)備分配網(wǎng)絡(luò)ID號的流程如圖5所示。

圖5 修改后的系統(tǒng)網(wǎng)絡(luò)ID號分配流程

本系統(tǒng)采用一塊PPC數(shù)據(jù)處理模塊作為主機節(jié)點進行鏈路掃描與配置。上述方法的相關(guān)操作需對BSP(板級支持包)中鏈路掃描與配置相關(guān)函數(shù)按修改后的系統(tǒng)網(wǎng)絡(luò)ID號分配流程進行更新。更新完成后編譯成VxWorks操作系統(tǒng)鏡像,將其與配置文件一同導(dǎo)入PPC數(shù)據(jù)處理模塊中的存儲模塊,由PPC數(shù)據(jù)處理模塊上電后進行調(diào)用。通過該方法,無須再修改應(yīng)用程序中原有用于數(shù)據(jù)交互的網(wǎng)絡(luò)設(shè)備ID號,確保變化數(shù)據(jù)存儲模塊與交換模塊數(shù)量不會對系統(tǒng)中原有的交換模塊、數(shù)據(jù)存儲模塊、PPC數(shù)據(jù)處理模塊等設(shè)備的正常工作產(chǎn)生影響。

2.3 數(shù)據(jù)儲存實現(xiàn)

本系統(tǒng)使用的數(shù)據(jù)存儲模塊包含1片F(xiàn)REESCALE的MPC8548E處理器作為主控制器,1片Xilinx的V6 HX系列FPGA芯片作為接口與數(shù)據(jù)緩存控制芯片,1片PLX的PEX8648作為板內(nèi)PCIE交換機,1片PMC的PM8001作為SAS存儲控制器,4片SAND FORCE的SF2382作為固態(tài)盤控制器,32片MICRON的NAND FLASH作為存儲顆粒。

數(shù)據(jù)存儲模塊接收到數(shù)據(jù)存儲命令后將節(jié)點號等參數(shù)傳遞給FPGA芯片。FPGA芯片根據(jù)控制命令選擇對選定的通道進行數(shù)據(jù)接收。接收開始后FPGA將接收到的數(shù)據(jù)存入DDR2進行緩存,當(dāng)數(shù)據(jù)量達到指定數(shù)量后FPGA發(fā)送讀取命令通知處理器。處理器收到指令后啟動PM8001的DMA控制器,將數(shù)據(jù)從FPGA寫入到固態(tài)盤中,完成數(shù)據(jù)存儲的過程。

3 系統(tǒng)驗證

利用信號源從AD信號采集模塊輸入3路脈寬5 μs、周期50 μs的脈沖信號。AD采集模塊對信號模數(shù)轉(zhuǎn)換后傳入FPGA處理模塊。FPGA處理模塊將處理后的3路中頻數(shù)據(jù)和1路脈沖描述字分別每2路高速傳輸至1塊數(shù)據(jù)存儲模塊。計算機通過網(wǎng)絡(luò)運用控制軟件控制2塊數(shù)據(jù)存儲模塊的數(shù)據(jù)存儲。首先通過控制界面的“掃描連接”按鈕建立數(shù)據(jù)鏈接,兩塊數(shù)據(jù)存儲模塊的節(jié)點號IP地址分別定義為192.58.59.65和192.58.59.66。分別建立鏈接后點擊“開始”按鈕開始采集數(shù)據(jù),其中一塊接收2路中頻數(shù)據(jù)的數(shù)據(jù)存儲模塊存儲數(shù)據(jù)的過程如圖6所示。圖6顯示了節(jié)點號為192.58.59.65的數(shù)據(jù)存儲模塊接收2路200 MB/s數(shù)據(jù)的過程,兩路接收通道為SRIO-0和SRIO-1,總的接收速率為400 MB/s。數(shù)據(jù)存儲結(jié)束時點擊“結(jié)束”按鈕停止數(shù)據(jù)采集,采集的數(shù)據(jù)以文本的形式存在數(shù)據(jù)存儲模塊中。

圖6 數(shù)據(jù)存儲接收過程

數(shù)據(jù)存儲完畢后可將需要分析的文本數(shù)據(jù)通過控制軟件界面上的“下載”按鈕通過網(wǎng)絡(luò)以40 MB/s的速率下載存入計算機,下載完畢后可運用MATLAB軟件對數(shù)據(jù)分析。圖7顯示了運用MATLAB軟件將下載得到的一路存儲數(shù)據(jù)恢復(fù)后的結(jié)果。采集存儲的信號的脈寬為5 μs,信號的周期為50 μs。

圖7 恢復(fù)數(shù)據(jù)結(jié)果

4 結(jié)束語

隨著雷達技術(shù)的不斷發(fā)展對數(shù)據(jù)傳輸速率和帶寬的要求越來越高,對記錄存儲數(shù)據(jù)速率和數(shù)據(jù)量的要求也越來越大?；赩PX標(biāo)準(zhǔn)的通用數(shù)據(jù)存儲模塊很好地適應(yīng)了上述這種發(fā)展趨勢,具有集成度高、實時流盤性能強的優(yōu)點。本文通過VPX平臺實現(xiàn)了偵測雷達信號的高速存取,一方面有效地解決了工程調(diào)測需求問題,另一方面也為VPX平臺下的高速數(shù)據(jù)存取提供了新的開發(fā)思路。

[1] 宋虎,陳建軍.被動探測中的信號技術(shù)研究[J].雷達與對抗,2005(4).

[2] 許樹軍,黃镠,牛戴楠,王銳.基于FPGA的Serial RapidIO協(xié)議的設(shè)計與實現(xiàn)[J].雷達與對抗,2015(4).

[3] 石煒,鄧偉.基于RapidIO高速信號處理系統(tǒng)的網(wǎng)絡(luò)枚舉技術(shù)[J].電子設(shè)計工程,2013,21(4):36-39.

[4] 石海洋.一種RapidIO交換網(wǎng)絡(luò)配置方法的設(shè)計與實現(xiàn)[J].航空計算技術(shù),2012,42(2):132-134.

Design and implementation of high-speed data storage system for embedded radar detection signals

WANG Rui, ZHU Run, RAO Qing, YAN Sheng-gang

(No. 724 Research Institute of CSIC, Nanjing 211153)

A method of using the Serial RapidIO (SRIO) bus to realize the transmission and storage of the high-speed radar detection signals is introduced, and the high-speed transmission, storage and reading of the detection signals are implemented through the standard modules based on the VPX architecture.

radar; detection signal; data storage; VPX standard; Serial RapidIO

2016-05-20;

2016-07-02

王銳(1982-),男,工程師,碩士,研究方向:雷達信號處理;朱潤(1984-),男,工程師,碩士,研究方向:雷達信號處理;饒卿(1988-),男,工程師,碩士,研究方向:雷達信號處理;閆勝剛(1986-),男,工程師,碩士,研究方向:雷達信號處理。

TN957.52

A

1009-0401(2016)04-0025-04