梁麗

摘 要 介紹基于FPGA的微波爐定時(shí)系統(tǒng)的設(shè)計(jì)思想、開發(fā)過程和仿真結(jié)果。用EDA技術(shù)設(shè)計(jì)電子系統(tǒng)，具有設(shè)計(jì)效率高、修改快捷、易于升級(jí)和性能穩(wěn)定等一系列優(yōu)點(diǎn)。

關(guān)鍵字 FPGA；EDA技術(shù)；微波爐；定時(shí)系統(tǒng)

中圖分類號(hào)：G642 文獻(xiàn)標(biāo)識(shí)碼：B

文章編號(hào)：1671-489X（2016）20-0047-03

1 前言

以EDA工具為開發(fā)環(huán)境，以硬件描述語言VHDL為編程語言，以可編程邏輯器件FPGA為設(shè)計(jì)載體，采用EDA技術(shù)自頂向下的電子系統(tǒng)設(shè)計(jì)，改進(jìn)傳統(tǒng)的電子系統(tǒng)設(shè)計(jì)觀念。這種方法從系統(tǒng)級(jí)設(shè)計(jì)入手，在頂層、方框圖級(jí)、功能級(jí)、門級(jí)等分別進(jìn)行系統(tǒng)描述、功能設(shè)計(jì)、邏輯設(shè)計(jì)、電路設(shè)計(jì)等，由于設(shè)計(jì)的主要仿真和調(diào)試過程是在高層次上完成的，極大地提高了電子系統(tǒng)的設(shè)計(jì)效率、可靠性和靈活性。

下面以微波爐定時(shí)系統(tǒng)的設(shè)計(jì)為例，介紹在MAX+

PLUSⅡ軟件環(huán)境下進(jìn)行設(shè)計(jì)、測(cè)試，基于FPGA芯片進(jìn)行硬件實(shí)現(xiàn)的設(shè)計(jì)過程。

2 設(shè)計(jì)要求

設(shè)計(jì)一種基于FPGA的微波爐定時(shí)系統(tǒng)。要求：系統(tǒng)通電后處于復(fù)位狀態(tài)。首先，系統(tǒng)讀入烹調(diào)時(shí)間，并顯示在數(shù)碼管上；然后按START鍵，系統(tǒng)進(jìn)入烹調(diào)狀態(tài)，剩余烹調(diào)時(shí)間在數(shù)碼管上實(shí)時(shí)刷新；烹調(diào)結(jié)束后，數(shù)碼管顯示烹調(diào)結(jié)束信息，系統(tǒng)回到復(fù)位狀態(tài)。在烹調(diào)過程中，按PAUSE鍵或RESET鍵，可使系統(tǒng)暫停工作或使系統(tǒng)回到復(fù)位狀態(tài)；在復(fù)位狀態(tài)下，按TEST鍵可測(cè)試數(shù)碼管工作是否正常[1]。

3 總體設(shè)計(jì)方案

從系統(tǒng)設(shè)計(jì)要求出發(fā)，自頂向下地將設(shè)計(jì)細(xì)化，使功能具體化、模塊化。微波爐定時(shí)系統(tǒng)由狀態(tài)控制器、數(shù)據(jù)裝載器、烹調(diào)計(jì)時(shí)器和動(dòng)態(tài)顯示電路等模塊構(gòu)成。將各模塊連接起來，用圖形輸入法形成頂層模塊，微波爐定時(shí)系統(tǒng)頂層模塊連接如圖1所示。

4 設(shè)計(jì)實(shí)現(xiàn)

首先進(jìn)行系統(tǒng)設(shè)計(jì)，劃分各個(gè)功能模塊，然后借助于EDA工具進(jìn)行具體的模塊設(shè)計(jì)。采用VHDL語言對(duì)各模塊進(jìn)行編程，在MAX+PLUSⅡ環(huán)境下對(duì)各程序進(jìn)行編譯和仿真驗(yàn)證，創(chuàng)建各模塊的器件符號(hào)，待建立整體系統(tǒng)頂層文件時(shí)調(diào)用。

狀態(tài)控制器 狀態(tài)控制器的功能是根據(jù)輸入信號(hào)和微波爐所處的狀態(tài)控制自身工作狀態(tài)的轉(zhuǎn)換，并輸出相應(yīng)的控制信號(hào)。仿真波形如圖2所示，測(cè)試信號(hào)TEST=‘1時(shí)，則LD_8888=‘1，指示數(shù)據(jù)裝載器裝入用于測(cè)試的數(shù)據(jù)“8888”；置位端SET_T=‘1時(shí)，則LD_CLK=‘1，指示數(shù)據(jù)裝載器裝入設(shè)置的烹調(diào)時(shí)間數(shù)據(jù)；啟動(dòng)信號(hào)START=‘1時(shí)，則COOK=‘1，指示烹調(diào)正在進(jìn)行之中，并提示計(jì)時(shí)器進(jìn)行減計(jì)數(shù)；直到DONE=‘1時(shí)，則LD_ DONE=‘1，指示數(shù)據(jù)裝載器裝入烹調(diào)完畢的狀態(tài)信息“donE”，才使COOK=‘0。中間信號(hào)量CURR_STATE指示出狀態(tài)控制器的5種狀態(tài)，分別用0、1、2、3、4來代表。

數(shù)據(jù)裝載器 數(shù)據(jù)裝載器的功能是在狀態(tài)控制器輸出信號(hào)的控制下選擇定時(shí)時(shí)間、測(cè)試數(shù)據(jù)或烹調(diào)完成等信息的裝載。利用3個(gè)裝載信號(hào)的組合LD_8888&LD_DONE&LD_CLK賦給變量TEMP，巧妙地解決裝載數(shù)據(jù)的選擇問題。仿真波形如圖3所示，當(dāng)LD_8888=‘1時(shí)，輸出測(cè)試數(shù)據(jù)，DATA2=“8888”；當(dāng)LD_CLK=‘1時(shí)，輸出設(shè)置的烹調(diào)時(shí)間數(shù)據(jù)，DATA2=“2453”；當(dāng)LD_DONE=‘1時(shí)，輸出烹調(diào)完畢的狀態(tài)信息數(shù)據(jù)，DATA2=“ABCD”，將其轉(zhuǎn)化為數(shù)碼管顯示，應(yīng)為“donE”；當(dāng)LOAD=‘1時(shí)，表示烹調(diào)計(jì)時(shí)器正處于數(shù)據(jù)裝入狀態(tài)。

烹調(diào)計(jì)時(shí)器 烹調(diào)計(jì)時(shí)器的功能是實(shí)現(xiàn)烹調(diào)過程中的時(shí)間遞減計(jì)數(shù)，且當(dāng)計(jì)時(shí)結(jié)束時(shí)向狀態(tài)控制器提供狀態(tài)信號(hào)，以便狀態(tài)控制器產(chǎn)生烹調(diào)完成信號(hào)。烹調(diào)計(jì)時(shí)器的內(nèi)部組成原理圖如圖4所示，利用兩個(gè)減法十進(jìn)制和兩個(gè)減法六進(jìn)制計(jì)數(shù)器的級(jí)聯(lián)，可實(shí)現(xiàn)59′59″數(shù)之間的計(jì)時(shí)和初始數(shù)據(jù)的裝載。LOAD=‘1時(shí)完成裝入功能，COOK=‘1時(shí)執(zhí)行逆計(jì)數(shù)功能，DATA3為來自于數(shù)據(jù)裝載器的輸出數(shù)據(jù)；MIN_H、MIN_L、SEC_H和SEC_L為完成烹調(diào)所剩時(shí)間，PLUS和MINUS為控制MIN_L進(jìn)行加‘1和減‘1的信號(hào)輸入端；當(dāng)數(shù)碼管顯示信息為DONE時(shí)，指示烹調(diào)完成。

動(dòng)態(tài)顯示電路 動(dòng)態(tài)顯示電路的功能是以動(dòng)態(tài)掃描的方式將各種顯示信息顯示在4個(gè)LED數(shù)碼管上，4個(gè)數(shù)碼管的8個(gè)數(shù)據(jù)端是分別并聯(lián)的，由片選信號(hào)控制各數(shù)碼管輪流顯示。該模塊由片選、掃描、顯示譯碼子模塊整合實(shí)現(xiàn)。

對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，對(duì)各模塊VHDL程序進(jìn)行編寫、編譯和仿真驗(yàn)證。根據(jù)系統(tǒng)設(shè)計(jì)的行為要求和功能要求，對(duì)各模塊調(diào)用各模塊的器件符號(hào)，按照?qǐng)D1所示邏輯功能連接起來，形成整體系統(tǒng)頂層文件；通過編

譯、功能仿真后，設(shè)置芯片的管腳位置，最后將執(zhí)行文件下載到FPGA芯片中，與外圍電路一起構(gòu)成微波爐定時(shí)系統(tǒng)的硬件電路，并進(jìn)行實(shí)際測(cè)試。

微波爐定時(shí)系統(tǒng)的仿真波形圖如圖5所示。將測(cè)試信號(hào)TEST置為‘1時(shí)，數(shù)碼管上顯示字形“8888”，在置位的過程中，置位端SET_T要始終保持高電平直到置位完成。置入的數(shù)為“2828”，當(dāng)開始信號(hào)START為高電平時(shí)，整個(gè)系統(tǒng)開始工作，進(jìn)入倒數(shù)計(jì)時(shí)狀態(tài)。當(dāng)PAUSE置為‘1時(shí)，暫停工作，仿真波形圖中系統(tǒng)暫停時(shí)的烹調(diào)剩余時(shí)間是“2821”；PAUSE回到電平時(shí)，繼續(xù)工作。

5 結(jié)語

EDA設(shè)計(jì)工具和可編程邏輯器件是現(xiàn)代電子技術(shù)的基礎(chǔ)。以VHDL硬件描述語言進(jìn)行設(shè)計(jì)，將微波爐定時(shí)系統(tǒng)的核心部分集成在一片F(xiàn)PGA芯片內(nèi)，可以通過軟件編程的方法對(duì)其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷，為電子系統(tǒng)的設(shè)計(jì)帶來極大的靈活性和通用性。

參考文獻(xiàn)

[1]徐志軍，徐光輝.CPLD/FPGA的開發(fā)與應(yīng)用[M].北京：電子工業(yè)出版社，2002.