佐風(fēng)玲，刁節(jié)濤，李 楠，朱 策

(國防科學(xué)技術(shù)大學(xué) 電子科學(xué)與工程學(xué)院，湖南 長沙 410073)

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基于ZYNQ的CPFSK數(shù)字解調(diào)的設(shè)計與實現(xiàn)

佐風(fēng)玲，刁節(jié)濤，李 楠，朱 策

(國防科學(xué)技術(shù)大學(xué) 電子科學(xué)與工程學(xué)院，湖南 長沙 410073)

傳統(tǒng)數(shù)字調(diào)制解調(diào)設(shè)計采用FPGA+DSP或ADC的模式，通過傳輸總線完成數(shù)據(jù)的存儲與傳輸，針對傳輸總線設(shè)計困難的問題，采用Xilinx新平臺ZYNQ，充分利用PL部分并行運算能力強的特點完成了CPFSK解調(diào)算法IP核的設(shè)計，PS部分通過AXI總線訪問IP核，傳輸速率高達10 Gbit·s-1，提高了對調(diào)制信號的處理速度，增加了系統(tǒng)的靈活性，降低了系統(tǒng)的體積和功耗，且便于在機載車載環(huán)境下的應(yīng)用。

連續(xù)相位頻移鍵控；ZYNQ；數(shù)據(jù)傳輸

ZUO Fengling, DIAO Jietao, LI Nan, ZHU Ce

(School of Electronic Science and Engineering, National University of Defense Technology,Changsha 410073, China)

連續(xù)相位頻移鍵控(CPFSK)信號具有較高的頻帶利用率，相位連續(xù)并且兼具了FSK恒包絡(luò)的特點，被廣泛應(yīng)用在衛(wèi)星通信系統(tǒng)和便攜式移動通信系統(tǒng)中。國內(nèi)在研究CPFSK調(diào)制解調(diào)過程中，一般采用DSP、單片機、CPLD、FPGA等平臺實現(xiàn)。在實際工程應(yīng)用中，為滿足系統(tǒng)的功能，利用較少的硬件成本資源完成對信號的處理具有很高的使用價值[1-2]。

2011年12月，Xilinx宣布開始向客戶出貨首款Zynq-7000可擴展處理平臺，它將業(yè)界標準的ARM雙核Cortex-A9 MPCore處理器系統(tǒng)與Xilinx可擴展的28nmFPGA架構(gòu)整合在一起，以低功耗和低成本等系統(tǒng)優(yōu)勢實現(xiàn)良好的系統(tǒng)性能、靈活性和可擴展性。同時在Zynq上進行數(shù)據(jù)處理，有別于在其他ARM上進行數(shù)據(jù)處理，Zynq7000是FPGA內(nèi)嵌ARM的架構(gòu)，Xilinx提供了SDK開發(fā)工具支持CC++對ARM的編程，使算法的移植比較簡捷，也可以使用CC++對FPGA進行IP核編寫與封裝，這樣使ARM與FPGA共同完成數(shù)據(jù)的處理，加快了數(shù)據(jù)處理的速度[3-4]。本文利用Zynq異構(gòu)多核架構(gòu)的優(yōu)點，使用軟硬件協(xié)同設(shè)計的方法設(shè)計實現(xiàn)，設(shè)計流程如圖1所示。

圖1 軟硬件協(xié)同設(shè)計流程圖

1 CPFSK信號調(diào)制解調(diào)模型設(shè)計

常規(guī)的FSK信號是由載波頻移產(chǎn)生的，頻移量mF反應(yīng)所要表達的數(shù)字信息，而FSK是無記憶的。從一個頻率到另一個頻率切換的實現(xiàn)方法是使用M=2K個調(diào)諧到期望的頻率的振蕩器，再從M個頻率中選擇一個頻率，選擇的依據(jù)是在信號間隔時間T=K/R秒內(nèi)要發(fā)送的特定kbit·s-1符號。然而，在連續(xù)的信號傳輸時間間隔中，從一個振蕩器輸出到另一個的突發(fā)式切換，造成信號在主要頻段之外有較大的頻譜旁瓣。因此，采用CPFSK調(diào)制方式，提高頻帶利用率，使得頻譜主瓣能量集中、旁瓣滾降系數(shù)衰減快，利用軟件無線電平臺實現(xiàn)CPFSK信號時具有重要意義[1]。

1.1 CPFSK概述

CPFSK是CPM調(diào)制的一種特殊形式，當傳送的M進制的碼元序列為I={±1,±3,…,±M-1}，調(diào)制信號可表示為

(1)

其中，Eb為碼元能量；θ為載波初始相位；fc為載波頻率；φi(t)是攜帶的相位信息

(i-1)T≤t≤iT

(2)

(3)

fd(τ)是瞬時頻率偏差

(4)

式中，h為調(diào)制指數(shù)；T為符號周期。

1.2 模型設(shè)計

根據(jù)CPFSK信號的概述，調(diào)制模塊的系統(tǒng)框圖如圖2所示。由伯努利隨機信號發(fā)生模塊產(chǎn)生二進制隨機序列，對二進制隨機序列進行差分編碼，消除相位模糊[10-12]。然后將隨機序列轉(zhuǎn)換成兩路數(shù)據(jù)，根據(jù)傳輸數(shù)據(jù)符號的不同，通過波形形成模塊變?yōu)樗鼈兯硎镜牟ㄐ畏枺藭r已經(jīng)得到了不同的基帶波形，再將該波形的同相分路和正交分路分別乘以載波，便可得到CPFSK一次的調(diào)制信號，實現(xiàn)了調(diào)制的功能。

圖2 調(diào)制模型

CPFSK的解調(diào)模型如圖3所示。在信號傳輸?shù)倪^程中，外界環(huán)境總是會影響信號的傳輸，所以在仿真過程中，將調(diào)制信號通過加入高斯白噪聲的信道后進行解調(diào)。在Simulink仿真模塊庫中找到AWGN模塊，設(shè)置其參數(shù)來調(diào)整傳輸過程中的信噪比。解調(diào)的主要目的是實現(xiàn)對載波調(diào)制的解調(diào)和對碼元信息的恢復(fù)兩部分[11-13]。模型的前半部分是對一次載波的解調(diào)，后半部分主要是從兩路解調(diào)波形中恢復(fù)出波形所攜帶的碼元信息。

圖3 解調(diào)模型

2 建立CPFSK解調(diào)IP核

Xilinx及許多第三方公司為用戶提供了眾多IP核，這些IP核將一些特殊功能封裝起來供用戶調(diào)用。在實際使用中，有時用戶需要實現(xiàn)一些特殊的功能，可以使用Xilinx提供的工具組裝自己的IP核。封裝后的IP核可以通過設(shè)置相應(yīng)的參數(shù)供用戶使用[5-7]。

在模型設(shè)計完成，并且驗證其正確性之后，可以用System Generator生成HDL網(wǎng)表或者是把模型編譯為硬件協(xié)同仿真模型、用戶自定義IP、綜合檢查點等。在Vivado環(huán)境中通過IP設(shè)計實現(xiàn)工程是方便的，在 System Generator中將模型打包成一個IP，并且添加Xilinx為用戶提供的一些IP，完成系統(tǒng)搭建。

在System Generator中選擇如圖4所示的配置IP_Catalog輸出方式，選用的器件類型為Zynq xc7z020-1clg484，更改輸出路徑，配置IP的相關(guān)信息。在Generation Comleted完成之后，在Vivado中打開.xpr工程文件。

圖4 System Generator的輸出

將定制好的IP核添加到設(shè)計中，并且添加ZYNQ7 Processing System IP核和AXI Interconnect IP核到設(shè)計中，定制IP核通過AXI總線實現(xiàn)與PS的通信，對ZYNQ7 Processing System IP核也要進行配置，將配置好的各個IP核模塊連接起來，完成規(guī)則檢查，并將其封裝成頂層HDL文件。系統(tǒng)搭建如圖5所示。

圖5 Vivado系統(tǒng)搭建

對解調(diào)系統(tǒng)進行綜合后，根據(jù)芯片型號添加封裝形式添加管教約束文件，對設(shè)計進行映射、翻譯等來實現(xiàn)，最后生成比特流。將設(shè)計工程導(dǎo)入到SDK平臺，在SDK中建立對應(yīng)的板級驅(qū)動包(BSP)，BSP提供了一系列的API函數(shù)，直接調(diào)用API函數(shù)可以脫離繁瑣的底層寄存器的讀和寫，提高編程效率。

3 測試驗證

系統(tǒng)的基本參數(shù)設(shè)置：碼元速率為60 symbol·s-1；載波頻率為20 kHz；采樣頻率100 kHz；調(diào)制指數(shù)為0.5。

圖6 測試分析結(jié)果對比

二進制隨機數(shù)經(jīng)過調(diào)制后得到相位連續(xù)的調(diào)制信號，分別將調(diào)制信號的實部作為I路調(diào)制信號，虛部作為Q路調(diào)制信號，它們具有正弦函數(shù)的性質(zhì)，而且相互正交。從圖6(c)中看出，解調(diào)信號與基帶信號有一些延遲，但對基帶信號的恢復(fù)影響較小。調(diào)制過程中調(diào)制指數(shù)對整個系統(tǒng)有較大影響，調(diào)制指數(shù)越小相位越連續(xù)。

4 結(jié)束語

國內(nèi)對CPFSK調(diào)制解調(diào)的研究都是基于FPGA或者是DSP，本文基于ZYNQ平臺，充分利用了Zynq內(nèi)部FPGA+ARM架構(gòu)實現(xiàn)了CPFSK的解調(diào)，占用了較少的硬件資源，降低了系統(tǒng)的功耗，并且在Simulink環(huán)境中完成解調(diào)模型設(shè)計之后自動生成HDL代碼，節(jié)省了時間，也使得該算法具有更好的移植性。

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Design and Implementation of CPFSK Demodulation Based on ZYNQ

The traditional digital modem designed using FPGA + DSP or ADC mode performs data transmission by the bus storage and transmission. But the design of transmission bus is difficult. The new Xilinx platform ZYNQ is adopted to solve this problem. The IP core of the CPFSK demodulation algorithm is designed by taking advantage of the parallel computing capability of PL, and accessed by the PS via AXI bus at a speed of up to 10 Gbit/s, thus improving the processing speed and the flexibility of the system while reducing the system size and power consumption.

continuous phase frequency shift keying; ZYNQ; data transmission

2016- 03- 29

佐風(fēng)玲(1990-)，女，碩士研究生。研究方向：嵌入式系統(tǒng)與固態(tài)存儲技術(shù)。

10.16180/j.cnki.issn1007-7820.2016.10.006

TN925

A

1007-7820(2016)10-018-04