孫明亮+王學(xué)超+白帆

摘要：該文從跳頻電調(diào)濾波器控制軟件開發(fā)環(huán)境入手，通過VerilogHDL 描述語言編碼完成了跳頻電調(diào)濾波器中FPGA控制系統(tǒng)的軟件設(shè)計(jì)；設(shè)計(jì)了FPGA通過I2C接口讀取EEPROM中存儲(chǔ)的調(diào)諧電壓參數(shù)的代碼和DA模塊的驅(qū)動(dòng)；實(shí)現(xiàn)了對(duì)跳頻電調(diào)濾波器中心頻率的控制。

關(guān)鍵詞：跳頻；電調(diào)濾波器；FPGA

中圖分類號(hào)：TP311 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1009-3044（2016）22-0221-03

跳頻通信技術(shù)是在現(xiàn)代信息對(duì)抗日益激烈的形勢(shì)下迅速發(fā)展起來的，它具有很強(qiáng)的抗搜索、抗截獲、抗干擾能力。因此，各國軍方對(duì)這一先進(jìn)技術(shù)的發(fā)展和應(yīng)用十分重視。為此，我們成立課題組，對(duì)跳頻技術(shù)進(jìn)行了深入研究，專題研究帶通電調(diào)濾波器，設(shè)計(jì)出了一種基于FPGA控制的數(shù)字調(diào)諧跳頻濾波器。該調(diào)諧濾波器工作頻段為30～88 MHz，在不同的頻點(diǎn)都具有良好的參數(shù)指標(biāo)，具有很好的實(shí)用價(jià)值和發(fā)展前景。下面僅就其中的電調(diào)濾波器控制軟件的設(shè)計(jì)與實(shí)現(xiàn)進(jìn)行分析，以供參考。

1 系統(tǒng)軟件開發(fā)環(huán)境

該跳頻電調(diào)濾波器整個(gè)硬件系統(tǒng)的工作處理流程為：系統(tǒng)上電啟動(dòng)→FPGA接收來至外界的頻率控制信息→FPGA通過頻率信息映射出參數(shù)存儲(chǔ)器地址→FPGA讀取已經(jīng)寫入存儲(chǔ)器中的電壓參數(shù)信息→FPGA將電壓參數(shù)信息送至DA模塊進(jìn)行數(shù)模轉(zhuǎn)換→DA模塊輸出電壓至電調(diào)濾波器使其工作在當(dāng)前中心頻率→FPGA處于空閑狀態(tài)，等待新的頻率控制信息。

從上述硬件系統(tǒng)工作流程可知，跳頻電調(diào)諧波器當(dāng)前中心頻率的設(shè)置是由基于FPGA的控制系統(tǒng)實(shí)現(xiàn)的。首先FPGA通過SPI接口接收來至綜合業(yè)務(wù)模塊的頻率字信息；之后FPGA通過該頻率字信息計(jì)算出所要設(shè)置的工作頻點(diǎn)對(duì)應(yīng)的EEPROM存儲(chǔ)器的地址，該地址中存儲(chǔ)有對(duì)應(yīng)工作頻點(diǎn)所需要的調(diào)諧電壓參數(shù)；FPGA向EEPROM發(fā)送讀命令與地址信息并接收EEPROM返回的數(shù)據(jù)；最后FPGA將讀取的電壓參數(shù)送至10位DA轉(zhuǎn)換模塊，得到當(dāng)前工作頻點(diǎn)對(duì)應(yīng)的調(diào)諧電壓，并由此電壓來控制跳頻電調(diào)濾波器的中心頻率。

本設(shè)計(jì)中FPGA可以實(shí)時(shí)接收并處理來至外部的頻率字信息，系統(tǒng)軟件設(shè)計(jì)的主流程如圖1所示。

本設(shè)計(jì)選用Xilinx公司ISE（Integrated Software Environment）作為電調(diào)濾波器軟件控制系統(tǒng)的開發(fā)和調(diào)試工具，使用Verilog HDL描述語言實(shí)現(xiàn)基于FPGA的軟件控制程序。

1.1 ISE集成開發(fā)環(huán)境簡介

ISE是集成綜合環(huán)境的縮寫，它是Xilinx FPGA/CPLD的綜合性集成設(shè)計(jì)平臺(tái)，該平臺(tái)集成了設(shè)計(jì)、輸入、仿真、邏輯綜合、布局布線與實(shí)現(xiàn)、時(shí)序分析、芯片下載與配置、功率分析等幾乎所有設(shè)計(jì)流程所需工具。需要提出的是ISE中還集成了兩款仿真器ISE Simulator和Modelsim，從而可以實(shí)現(xiàn)更快的仿真和更大的設(shè)計(jì)容量。另外ISE支持Spartan-3E FPGA系列和超低功耗Spartan-3L FPGA，因而可支持額外的大批量設(shè)計(jì)，可以大大節(jié)約設(shè)計(jì)者的成本。

1.2 ISE開發(fā)FPGA流程

一般來說完整的ISE軟件設(shè)計(jì)流程包括：電路設(shè)計(jì)與輸入、功能仿真、綜合、綜合后仿真、實(shí)現(xiàn)、布局布線后仿真與驗(yàn)證以及下載調(diào)試等主要步驟，如圖2所示。

2 SPI接口設(shè)計(jì)實(shí)現(xiàn)

SPI（串行外圍接口）總線，是一個(gè)同步串行接口的數(shù)據(jù)總線，它具有全雙工、信號(hào)線少、協(xié)議簡單、傳輸速度快等優(yōu)點(diǎn)。SPI總線最典型的應(yīng)用就是主機(jī)與外圍設(shè)備之間的實(shí)時(shí)通信。本文中綜合業(yè)務(wù)單元與跳頻濾波器單元之間采用SPI同步串行通信，內(nèi)容包括：預(yù)留信息、頻率信息（頻率信息采用BCD編碼格式，先送高字節(jié)，再送低字節(jié)）。其中頻率字的高字節(jié)表示頻率的十M位和M位，低字節(jié)表示頻率的百K位和十K位，頻率信息以50K為一個(gè)步進(jìn)。例如，38.65M對(duì)應(yīng)的頻率字為：0x3865。

FPGA作為從機(jī)，接收來至綜合業(yè)務(wù)模塊通過SPI協(xié)議發(fā)送來的頻率字。在時(shí)鐘的上升沿，將數(shù)據(jù)線上的頻率字移位至內(nèi)部寄存器，頻率字的前8位是預(yù)留位，后16位是頻率信息。FPGA中的接收寄存器用Verilog HDL語言描述如下：

always @（posedge Sysclk ）begin

if（Reset == 1'b1）

rx_shifter <= 24'h0；

else if（sck_pose == 1'b1） begin

rx_shifter <= （rx_shifter << 1）；

rx_shifter[0] <= Iwo；

end

end

3 I2C接口讀寫EEPROM設(shè)計(jì)

跳頻電調(diào)濾波器FPGA控制單元接收到來至綜合業(yè)務(wù)模塊的頻率字信息，通過內(nèi)部算法將其映射到對(duì)應(yīng)頻點(diǎn)的存儲(chǔ)器地址信息，之后FPGA將完成對(duì)EEPROM存儲(chǔ)器的讀操作。設(shè)計(jì)中采用24FC1025系列EEPROM作為電調(diào)濾波器的參數(shù)存儲(chǔ)器，它支持I2C協(xié)議的讀寫操作。I2C（Inter-Integrated Circuit）總線是一種由PHILIPS公司開發(fā)的兩線式串行總線，用于連接微控制器及其外圍設(shè)備。

I2C總線是由數(shù)據(jù)線SDA和時(shí)鐘SCL構(gòu)成的串行總線，可發(fā)送和接收數(shù)據(jù)。I2C總線在傳送數(shù)據(jù)過程中共有三種類型信號(hào)，它們分別是：開始信號(hào)、結(jié)束信號(hào)和應(yīng)答信號(hào)，如圖3所示。

本設(shè)計(jì)選用的EEPROM是24FC1025，它支持單字節(jié)讀取和多字節(jié)讀取命令。FPGA在對(duì)24FC1025芯片進(jìn)行單字節(jié)讀操作時(shí)，首先需要發(fā)送一個(gè)開始位，即在時(shí)鐘為高電平時(shí)將數(shù)據(jù)線拉低；之后發(fā)送寫命令字，在24FC1025返回ACK后，F(xiàn)PGA通過數(shù)據(jù)線將所要讀取的數(shù)據(jù)地址發(fā)送至存儲(chǔ)器，24FC1025重新返回ACK，表明地址已被正確接收；FPGA再次發(fā)送開始位，并將讀命令字發(fā)送至數(shù)據(jù)線；24FC1025正確接收讀命令字后，返回ACK，開始把所要讀取的數(shù)據(jù)按位送至數(shù)據(jù)線。24FC1025的讀取操作執(zhí)行過程中控制字格式如圖4所示。

在FPGA對(duì)24FC1025進(jìn)行讀操作時(shí)，所有數(shù)據(jù)位的接收都是在時(shí)鐘的上升沿執(zhí)行。本設(shè)計(jì)中FPGA的全局時(shí)鐘為9.6MHz，通過分頻I2C接口采用的時(shí)鐘為400K，通過ModelSim軟件進(jìn)行仿真，時(shí)序如圖5所示。

4 DA模塊的驅(qū)動(dòng)實(shí)現(xiàn)

跳頻電調(diào)濾波器FPGA控制單元讀取到對(duì)應(yīng)頻點(diǎn)的調(diào)諧電壓參數(shù)后，將10比特電壓參數(shù)發(fā)送至DA模塊，轉(zhuǎn)換成模擬電壓后控制帶通電調(diào)濾波器的中心頻率。本設(shè)計(jì)中采用AD5310作為DA模塊的數(shù)模轉(zhuǎn)換芯片?？梢圆捎猛酱趯?duì)AD5310芯片的內(nèi)部寄存器進(jìn)行寫操作，來調(diào)整輸出電壓的值，其串口寫操作的時(shí)序如圖所示。其中SCLK為串口時(shí)鐘信號(hào)，在其下降沿時(shí)AD5310采樣數(shù)據(jù)線上的電平；為片選信號(hào)，低電平有效；DIN為主機(jī)發(fā)送的數(shù)據(jù)信號(hào)，如圖6所示。

AD5310內(nèi)部設(shè)有16位寄存器，其按位的功能定義如圖7所示。前兩位為和最后兩位是預(yù)留的比特位，可以忽略。寄存器的第2至第11位是數(shù)據(jù)位，第12和13位是模式選擇位（00時(shí)為正常操作模式，其它為低功耗模式）。

按照以上功能定義，通過Verilog HDL語言對(duì)DA模塊進(jìn)行驅(qū)動(dòng)編碼，得到基于ModelSim的時(shí)序仿真結(jié)果如圖8所示。

5 結(jié)束語

在ISE集成開發(fā)環(huán)境下，通過VerilogHDL 描述語言編碼完成了跳頻電調(diào)濾波器中FPGA控制系統(tǒng)的軟件設(shè)計(jì)，包括FPGA作為從機(jī)接收來至綜合業(yè)務(wù)模塊發(fā)送的頻率字信息的SPI接口代碼實(shí)現(xiàn)，F(xiàn)PGA通過I2C接口讀取EEPROM中存儲(chǔ)的調(diào)諧電壓參數(shù)的代碼實(shí)現(xiàn)，以及DA模塊的驅(qū)動(dòng)實(shí)現(xiàn)。通過Modelsim軟件對(duì)各個(gè)模塊的代碼進(jìn)行時(shí)序仿真，結(jié)果表明控制系統(tǒng)軟件可以滿足對(duì)跳頻電調(diào)濾波器中心頻率的控制。

同時(shí)，該跳頻電調(diào)濾波器在調(diào)試完成之后，通過調(diào)試終端軟件發(fā)送頻率控制信息，使所設(shè)計(jì)的跳頻電調(diào)濾波器工作在相應(yīng)的頻率，通過矢量網(wǎng)絡(luò)分析儀可以得到每個(gè)頻率的性能參數(shù)曲線，還得出了所設(shè)計(jì)制作的跳頻濾波器在工作頻段（30～88M）的詳細(xì)工作參數(shù)（測(cè)試數(shù)據(jù)），由于篇幅所限，本文不列出了。

在軍用超短波電臺(tái)的射頻前端，為了使電臺(tái)具有更好的頻率選擇性和抗干擾性，通常要求跳頻濾波器具有更陡峭的衰減特性。為了達(dá)到更好的工程應(yīng)用效果可采用如圖9所示的設(shè)計(jì)方案。該方案已在某型號(hào)電臺(tái)的研制應(yīng)用中得到驗(yàn)證，可以提高電臺(tái)的靈敏度與抗干擾性能，是跳頻電調(diào)濾波器使用方案的一種有效改進(jìn)。

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