楊　正

(西安電子科技大學(xué) 微電子學(xué)院，陜西 西安　710071)

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隔離可修調(diào)低功耗基準電壓源

楊正

(西安電子科技大學(xué) 微電子學(xué)院，陜西 西安710071)

介紹了一種新型的可修調(diào)低功耗基準電壓源。為適應(yīng)低功耗集成電路應(yīng)用,該設(shè)計采用共源共柵結(jié)構(gòu)代替?zhèn)鹘y(tǒng)的放大器結(jié)構(gòu),使基準電壓源的功耗大大降低;為克服由模擬集成電路設(shè)計工藝波動而導(dǎo)致的電阻值不精確的問題，該設(shè)計引入了電阻修調(diào)電路,使該基準電壓源在各個工藝角下都能有很好的基準電壓輸出。同時,隔離式的電阻修調(diào)改善了傳統(tǒng)的直接熔絲修調(diào)帶來的噪聲影響。在SMIC 0.18μm 3.3V標準CMOS工藝下應(yīng)用spectre仿真,結(jié)果表明,溫度變化范圍為-40℃～100℃時，溫度變化1℃，電壓變化量為十萬分之一,室溫下的參考電壓輸出為1.22V,3.3V電源電壓下的功耗約為3.6μW。該基準電壓結(jié)構(gòu)適用于低功耗集成電路設(shè)計。

基準電壓源；模擬集成電路；低功耗；修調(diào)；啟動電路

基準電壓源是一個具有特定溫度特性的且與工藝和電源無關(guān)的直流電壓,目的是給其他電路提供穩(wěn)定的靜態(tài)偏置,使其他電路能夠工作在正常狀態(tài)?；鶞孰妷涸词窃S多電子設(shè)備的重要組成部分,從基本的數(shù)字電路(如動態(tài)隨機存取記憶體(DRAM的)、固態(tài)存儲器(E2PROM))到混合信號之間需要的模擬，到數(shù)字轉(zhuǎn)換(A/D)和數(shù)字模擬轉(zhuǎn)換器(D/A),以及RF電路等[1-4]。電壓基準對溫度及參考電壓的依賴性無疑會影響這些應(yīng)用程序的性能,一個穩(wěn)定的參考電壓相對于溫度和電源電壓的變化必須具有低靈敏度的特性。

大部分參考電壓源為帶隙參考電壓,所謂能帶間隙,是指硅半導(dǎo)體材料在熱力學(xué)溫度為零度(0K)時的帶隙電壓,其數(shù)值約為 1.205V。帶隙基準源的基本原理是根據(jù)硅材料的帶隙電壓與溫度無關(guān)的特性,利用Vt的正溫度系數(shù)與雙極型晶體管VBE的負溫度系數(shù)相互抵消實現(xiàn)低溫漂、高精度的基準電壓[5-9],其原理如圖1所示。

圖1　帶隙電壓產(chǎn)生原理Fig.1　Principle of band gap voltage produced

本文介紹了一種新型的可修調(diào)低功耗基準電壓源電路。為適應(yīng)低功耗集成電路應(yīng)用,該設(shè)計采用共源共柵結(jié)構(gòu)而非傳統(tǒng)的放大器結(jié)構(gòu),使該基準電壓源的功耗大大降低。為克服由集成電路設(shè)計工藝偏差而導(dǎo)致的不精確的電阻值,該設(shè)計引入了電阻修調(diào)電路,使該帶隙基準在各個工藝角下都能有穩(wěn)定的基準輸出。同時,隔離式的電阻修調(diào)改善了傳統(tǒng)的直接熔絲修調(diào)帶來的噪聲影響。

1　電路結(jié)構(gòu)

1.1基準電路

典型的帶隙基準電路如圖2所示,首先通過推導(dǎo),確認正負溫度系數(shù)的量,之后再按照電路連接方式,推出VBE的溫度系數(shù),已知

(1)

(2)

(3)

由式(3)可得VBE具有負的溫度系數(shù)。另外,

(4)

放大器結(jié)構(gòu)的引入雖然保證了電路功能的實現(xiàn)，但流過放大器的電流沒有用于形成帶隙電壓上,造成電流浪費,使電路的功耗大大增加。為克服傳統(tǒng)帶隙電路的缺點,提出了一種新型的基準電壓源結(jié)構(gòu),如圖2所示,該結(jié)構(gòu)不再利用起電壓鉗位作用的放大器,取而代之的是共源共柵結(jié)構(gòu)[12],幾乎所有電流消耗都用于產(chǎn)生帶隙電壓上,因此大大節(jié)約了功耗，適用于低功耗集成電路設(shè)計中。

圖2　新型基準電壓源結(jié)構(gòu)Fig.2　A new reference voltage source structure

在該電路中,VA≈VB,

(5)

(6)

因此

VBE3-VBE4=Vtln3。

(7)

又因為

VBE3-VBE4=I1r2+I2r1=2I1r2,

(8)

所以

Vtln3=2I1r2,

(9)

得到

(10)

因此

(11)

通過調(diào)節(jié)式(11)中電阻比例,可以實現(xiàn)室溫下的零溫漂系數(shù)。

為保證帶隙正常啟動,需要設(shè)計相應(yīng)的啟動電路,如圖2中的電路啟動時,Q5,Q6初始均處于關(guān)斷狀態(tài),隨著電壓升高,Q5,Q6幾乎同時打開,導(dǎo)致V2輸出較低電平,從而開啟M1,帶隙啟動后,M2導(dǎo)通,又將V2拉高,關(guān)斷M1,斷開帶隙與啟動電路的連接,完成啟動過程。

電源抑制比是帶隙基準源一項重要的性能參數(shù)。與其他模擬電路相同,帶隙基準的輸入電源上有噪聲,這些電源線的噪聲也會對輸出信號造成影響,為保證電路性能必須適當(dāng)?shù)匾种圃肼?。而電源抑制比就是測量抑制這種偏差程度的性能指標，一般將其定義為:從輸入到輸出的增益除以從電源到輸出的增益,它是一個交流量。電源抑制比越大就表示抑制能力越強,輸入對于輸出的影響也越小。本設(shè)計采用共源共柵結(jié)構(gòu)來解決這一問題,在參考源中,電源抑制比可以表示為從電源到地的阻抗分壓器,輸出電壓為中間節(jié)點,可以表示為如下形式[13]

(12)

式(12)中,Znm表示參考節(jié)點對地的等效阻抗,Zpm表示參考節(jié)點到電源的等效阻抗。從該式可以看出增加Zpm就可以增大PSRR的值。而共源共柵結(jié)構(gòu)可以起到增加Zpm的目的。由此可見,該設(shè)計采用的共源共柵結(jié)構(gòu)可以起到增大電源抑制比的作用。

1.2隔離式電阻修調(diào)

在模擬集成電路中，由于模擬集成電路設(shè)計工藝波動,一般很難保證精確的電阻值,在很多應(yīng)用中為保證功能的正確性,常常需要微調(diào)電阻[14],對于電壓基準更是如此。為保證帶隙在各個工藝角下的良好性能,設(shè)計了相應(yīng)的修調(diào)電路。傳統(tǒng)的熔絲修調(diào)方案為:電阻值設(shè)計為二進制加權(quán)形式(如20R,21R,22R，…，2n-1R),通過控制焊盤之間熔絲的熔斷與否調(diào)節(jié)電阻R0的值,使其在R0與R0+15R之間以步長R變化,從而達到調(diào)節(jié)帶隙溫漂系數(shù)的目的。然而傳統(tǒng)的熔絲導(dǎo)線與微調(diào)電阻直接相連,容易受到噪聲干擾,這里采用了隔離式的MOS開關(guān)控制電阻修調(diào),避免了噪聲干擾。

該設(shè)計的修調(diào)結(jié)構(gòu)如圖3所示,是隔離式的MOS開關(guān)控制電阻修調(diào)結(jié)構(gòu)。MOS開關(guān)控制各個修調(diào)電阻接入與否,而各個MOS開關(guān)的控制信號與熔絲電阻完全隔離,徹底避免了熔絲過程的噪聲干擾。

EN為與帶隙啟動同步的使能信號,帶隙完全啟動后為高電平。隨著帶隙的啟動,使能信號EN逐漸升高,由于反向器的延時作用,與非門的輸出信號Pro輸出窗口式的低電平,在此低電平期間編程電路起作用。修調(diào)電路具體工作過程如下:

1)Pro=“0”,編程電路使能,編程電路編程信號S1～S4根據(jù)熔絲熔斷或未熔斷的狀態(tài),編程電路輸出高電平或低電平,CCMOS此時處于求值狀態(tài),將S1～S4求值至邏輯高或邏輯低電平;

2)Pro=“1”,編程電路被隔離,編程電路的狀態(tài)改變不影響CCMOS的輸出,CCMOS處于鎖存狀態(tài),保持MOS開關(guān)的控制信號O1-O4,其信號值不受編程電路狀態(tài)改變的影響。

圖3　修調(diào)電路Fig.3　Trimming circuit

2　仿真結(jié)果

在SMIC 0.18μm 3.3V標準CMOS工藝下,應(yīng)用spectre仿真。其直流溫度曲線如圖4(a)所示。由圖4(a)可知,當(dāng)溫度范圍為-40℃～100℃時,溫度變化1℃，基準輸出電壓變化量為十萬分之一,室溫下(25℃)達到零溫度系數(shù)。在3.3V電源電壓下,功耗約3.6μW。標準工藝角下電阻修調(diào)后((0～15)*r)的基準輸出如圖4(b),分析結(jié)果可知,由于電阻修調(diào)作用,使得電壓基準輸出在整個溫度變化范圍內(nèi)從正溫度系數(shù)到負溫度可調(diào)。

圖4　基準電壓源溫度仿真圖Fig.4　The benchmark voltage source temperature simulation diagram

修調(diào)前后的不同工藝角下直流溫度曲線如圖5(a)與圖5(b)所示,分析對比可知,經(jīng)過電阻修調(diào)后,該帶隙基準性能大大改善,使其在不同的工藝角下都能輸出穩(wěn)定的基準電壓。

圖5　修調(diào)前后溫度仿真圖Fig.5　Temperature simulation diagram before and after trimming

電源抑制比如圖6,由仿真圖形可得,10Hz下,電源抑制比達-70.4dB,100Hz下,電源抑制比為-69dB。

圖6　電源抑制特性曲線Fig.6　Power suppression characteristic curve

3　結(jié)　語

本文介紹了一種新型的可修調(diào)低功耗基準電壓電路。采用共源共柵、電阻微調(diào)等技術(shù),并在電路中加入啟動電路。在SMIC 0.18μm 3.3V標準CMOS工藝下應(yīng)用spectre仿真,分析結(jié)果表明,溫度變化范圍為-40℃～100℃時,溫度變化1℃，電壓變化量為十萬分之一,室溫下的參考電壓輸出為1.22V,低頻下的電源抑制比超過60dB,3.3V電源電壓下的功耗約為3.6μW。電阻修調(diào)電路的引入,使該帶隙基準在各個工藝角下都能輸出穩(wěn)定的基準電壓,克服了工藝偏差對該基準電壓造成的影響。該基準電壓結(jié)構(gòu)適用于低功耗集成電路設(shè)計中。

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(編輯李靜，曹大剛)

A lowpower voltage reference with isolated resistor-trimming

YANG Zheng

(School of Microelectronics, Xidian University, Xi′an 710071， China)

A novel low power low temperature-coefficient bandgap voltage reference is presented in this paper. The main advantage of the proposed design is that, without an opamp, the main current consumption of the circuit is that for generating the reference voltage. As a result, the proposed bandgap reference can achieve low power comsumption. A resistor trimming circuit is introduced to overcome the variation of the resistance caused by the floating analog integrated circuit design process, so that the reference voltage at each process corner can achieve a good voltage output. Meanwhile, the isolated resistor trimming improves the noise effects caused by the traditional direct fuse trimming. Finally the simulation results based on 0.18μm CMOS process indicate that the temperature changes 1℃, the voltage variation is one over one hundred thousand during the full temperature range (-40℃～100℃). The bandgap circuit outputs 1.22V in the typical operation condition. And the power is only 3.6 μW. The proposed voltage

tructure can be applied to the design of low-power ICs.

voltage reference; analog integrated circuits; low power; trimming; start-up circuit

2015-04-16

國家自然科學(xué)基金資助項目(61234002，61322405，61306044，61376033);國家863基金資助項目(2012AA012302，2013AA014103)

楊正，女，河北涿州人，從事低壓低功耗模擬電路設(shè)計研究。

TN402

ADOI：10.16152/j.cnki.xdxbzr.2016-01-007